saradc前仿ENOB很低

fantasy19853

jijiic 发表于 2024-7-30 00:53
你CDAC建立得似乎不太好

比较的时候能把大部分建立完，要是比错了的话我看到的比错的地方都能纠错

奇妙可局

DAC建立的不准，你是用桥接+冗余结构的？不能过分的追求电容个数，不然DAC精度很差，肯定比不过传统二进制

fantasy19853

奇妙可局 发表于 2024-7-30 13:41
DAC建立的不准，你是用桥接+冗余结构的？不能过分的追求电容个数，不然DAC精度很差，肯定比不过传统二进制 ...

用传统的电容单独仿的时候比桥接准，但是接到电路里效果没有桥接的好，下面是仿真截图，感觉主要是接了放大器的问题，但我也不知道具体问题在哪。用传统二进制电容大小的跨度太大了感觉从1个Cu到512个Cu（用电容分裂后世256），如果Cu选的大一些驱动能力就不太够。谢谢哥指点！祝哥身体健康、万事如意，早日发大财！
用桥接电容（理想开关）：开关的输出20bit
最终输出：7.1bit
传统DAC（理想开关）：开关的输出17.4bit
最终输出：6.4bit
原本带着仿真图，但网页出bug发不上来

linda313417

单独CDAC是怎么仿的

fantasy19853

问题解决了，桥接CDAC不能乱改，要计算后符合二进制才可以

bebop_xu

学习

fantasy19853

linda313417 发表于 2024-8-3 09:56
单独CDAC是怎么仿的

就是依次给每一位1，一经发现问题了哈哈，桥接CDAC不能乱改，进制可能出问题，谢谢您的回复！祝您身体健康万事如意！！

gabriellezhang

那就是说您这个回踢噪声没啥影响，问题是出现在桥接电容上吗

fantasy19853

gabriellezhang 发表于 2024-8-30 05:37
那就是说您这个回踢噪声没啥影响，问题是出现在桥接电容上吗

我的是的，我的CDAC在单独仿的时候跳转都不准，最后发现不能乱加冗余不然就不是二进制了，低位和高位进制不一样

木桃桃

fantasy19853 发表于 2024-8-30 22:22
我的是的，我的CDAC在单独仿的时候跳转都不准，最后发现不能乱加冗余不然就不是二进制了，低位和高位进制 ...

进制不一样也不影响比较啊，只要看到比较过程能正确完成，加不加冗余有什么区别呢？加冗余只是有些时候速度不够或者一些校准的需求之类的，跟你的比较准不准没有关系吧。看你给的图感觉MSB的settle好像速度不太够，可以试试用更小的电容或者降低采样速率看看是不是速度的问题。