I/O GGNMOS ESD 什么情况需要加保护环？

起风了071

对于NBL的工艺，NBL要是和drain接在一起
考虑正常工作的时候，甩负的IO pin，会有被拉低与周围高电位P或N区形成LU的风险；
ESD来的时候，NBL/PEPI (PW)/N+，的确有寄生NPN，但一般这个NPN的trigger要远大于泄放ESD的mos通路trigger，没啥威胁。
我也好奇什么时候NBL需要串电阻接高？
请指教。

Huajia00

当有NBL时，接地或者串个电阻接地，这样距离外围电路可以稍近一些，如果没有NBL，加guard ring (接地)，和内部电路拉开距离，拉不开距离时，加guard ring（PNPN）阻挡，N甩负时，从guard ring（NWELL）上抽电流，不会抽到附近的PMOS

IC_Spark

起风了071 发表于 2024-7-22 17:05
对于NBL的工艺，NBL要是和drain接在一起
考虑正常工作的时候，甩负的IO pin，会有被拉低与周围高电位P或N区 ...

这个寄生NPN我是担心，因为没有数据支持

寄生的NPN正反的trigger不同，是不是正反NPN的trigger voltage都远大于ESD的trigger？N+高，NBL低，这个NPN trigger应该是比较低的吧，但是肯定比ESD的trigger高
毕竟这个寄生NPN的base电阻相比于mos NPN的base电阻小；但是不知道trigger voltage会高多少，pad based架构的ESD，从PAD到VDD的trigger voltage在ESD mos Vt1的基础上还需要加一个二极管压降。

IC_Spark

Huajia00 发表于 2024-8-7 17:30
当有NBL时，接地或者串个电阻接地，这样距离外围电路可以稍近一些，如果没有NBL，加guard ring (接地)，和 ...

谢谢，很好的解答！

ZAZZZA

带有NBL的GGNMOS一般带有三个环：Sub、ISO、Body，Sub和Body是P环接地，ISO是N环接高电位

xlteam2

GOT IT

catherine_xxp

IC_Spark 发表于 2024-7-9 16:21
肯定是接高电位最好，但是自带的NBL不敢接VDD嘛，外面再加NBL/DNW GR可以接VDD

你说的PNP没作用了是指哪 ...

楼主说的是这个意思，他不画图，不太好理解

iamtorres9

请问这个问题有后续吗？楼主有没有流片验证的结果？我最近也在做差不多的项目，希望得到解答。