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[讨论] I/O GGNMOS ESD 什么情况需要加保护环?

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发表于 2024-7-5 16:34:15 | 显示全部楼层 |阅读模式

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如题,本人对于多子以及少子保护环的应用经验较少,项目中有时候没有十足的把握去做保护环的推荐



常用的IO ESD结构是GGNMOS,由于IO pin 在实际应用中有可能存在甩负的风险,所以需要去好好考虑LU风险以及少子注入问题
我个人认为,如果GGNMOS本身是NBL结构且NBL接GND,那么本身这个NBL/DNW就是一个较好的少子保护环,但是我不确定是否足以应对上述提到的风险;之前项目中没有加额外的保护环,也没有出现什么问题
如果GGNMOS是直接做在psub上的,我认为是需要加guard ring的,最好的guard ring就是NBL/DNW结构,该结构相比于Ntap之类的保护环更深,可以做到有效的隔离。

之前有人跟我提到过,在实际应用中容易甩负的IO pin需要加guard ring,但是我认为所有的IO pin都会做LU测试,都会有甩负的情况啊,那不是所有的都需要加guard ring吗?
还有,对于IO pin GGNMOS这种ESD器件常用的guard ring做法是什么?经验尚浅,还请大佬告知一二


补充:目前我接触的都是BCD工艺,电压等级24~40V
发表于 2024-7-8 17:03:53 | 显示全部楼层
NBL接GND?
 楼主| 发表于 2024-7-9 14:18:06 | 显示全部楼层


是的,NBL要么接GGNMOS的drain,要么接GND,或者串电阻接到VDD,但是这个电阻不确定接多大合适才可以保证寄生NPN不坏
发表于 2024-7-9 15:22:45 | 显示全部楼层


gan_punk 发表于 2024-7-9 14:18
是的,NBL要么接GGNMOS的drain,要么接GND,或者串电阻接到VDD,但是这个电阻不确定接多大合适才可以保证 ...


我怎么觉得你自带的NBL应该接VDD啊,自带得是iso-ring吗?
发表于 2024-7-9 15:24:45 | 显示全部楼层


Laip 发表于 2024-7-9 15:22
我怎么觉得你自带的NBL应该接VDD啊,自带得是iso-ring吗?


你如果要加GR环,也是需要将NBL环抬到高电位才行吧,不然你低电位,PNP不就没作用吗
 楼主| 发表于 2024-7-9 16:17:52 | 显示全部楼层


Laip 发表于 2024-7-9 15:22
我怎么觉得你自带的NBL应该接VDD啊,自带得是iso-ring吗?


如果自带的NBL接VDD,那么drain-bulk-NBL的这个NPN怎么解决?pin到VDD打ESD的时候这个寄生的NPN会不会有问题
 楼主| 发表于 2024-7-9 16:21:38 | 显示全部楼层


Laip 发表于 2024-7-9 15:24
你如果要加GR环,也是需要将NBL环抬到高电位才行吧,不然你低电位,PNP不就没作用吗
...


肯定是接高电位最好,但是自带的NBL不敢接VDD嘛,外面再加NBL/DNW GR可以接VDD

你说的PNP没作用了是指哪个PNP

发表于 2024-7-9 16:27:08 | 显示全部楼层


gan_punk 发表于 2024-7-9 16:17
如果自带的NBL接VDD,那么drain-bulk-NBL的这个NPN怎么解决?pin到VDD打ESD的时候这个寄生的NPN会不会有 ...


你管子自带的NBL是埋层,用来隔离期间与衬底的间距的,在BULK与NBL之间还有一个P的外延的。如果NBL拉GND电位,寄生的二极管不就是截至吗。我感觉要接VDD才行,让二极管反偏,阻止空穴流向NBL,产生漏电流。不过这是我个人理解
发表于 2024-7-9 16:50:53 | 显示全部楼层


gan_punk 发表于 2024-7-9 16:21
肯定是接高电位最好,但是自带的NBL不敢接VDD嘛,外面再加NBL/DNW GR可以接VDD

你说的PNP没作用了是指哪 ...


就是你管子的P-EPI与NBL的寄生二极管
 楼主| 发表于 2024-7-10 10:18:08 | 显示全部楼层


Laip 发表于 2024-7-9 16:27
你管子自带的NBL是埋层,用来隔离期间与衬底的间距的,在BULK与NBL之间还有一个P的外延的。如果NBL拉GND ...


你说的P-epi是vertical的,NBL肯定是接高电位吸收少子效果最好,但是,还是那个问题,寄生的NPN怎么处理?我没试过,担心出问题的
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