I/O GGNMOS ESD 什么情况需要加保护环？

Yates · 发表于 2024-7-11 11:23:21

gan_punk 发表于 2024-7-10 10:18
你说的P-epi是vertical的，NBL肯定是接高电位吸收少子效果最好，但是，还是那个问题，寄生的NPN怎么处理 ...

接个二级电源就会好很多

IC_Spark · 发表于 2024-7-11 17:45:53

Yates 发表于 2024-7-11 11:23
接个二级电源就会好很多

嗯，有道理啊，二级电源安全挺多

lawliet666 · 发表于 2024-7-11 23:41:31

器件本身的NBL需要接hi的。这样可以增加隔离效果。你的lu防护环可以考虑接地

IC_Spark · 发表于 2024-7-12 10:30:03

lawliet666 发表于 2024-7-11 23:41
器件本身的NBL需要接hi的。这样可以增加隔离效果。你的lu防护环可以考虑接地 ...

谢谢~

franzjoseph · 发表于 2024-7-13 22:05:19

gan_punk 发表于 2024-7-9 14:18
是的，NBL要么接GGNMOS的drain，要么接GND，或者串电阻接到VDD，但是这个电阻不确定接多大合适才可以保证 ...

nbl一般都是接high吧？

franzjoseph · 发表于 2024-7-13 22:08:51

gan_punk 发表于 2024-7-9 16:17
如果自带的NBL接VDD，那么drain-bulk-NBL的这个NPN怎么解决？pin到VDD打ESD的时候这个寄生的NPN会不会有 ...

pin to vdd diode，另外这个三极管的BV很高的，横向的三极管会先击穿

IC_Spark · 发表于 2024-7-15 11:17:16

franzjoseph 发表于 2024-7-13 22:08
pin to vdd diode，另外这个三极管的BV很高的，横向的三极管会先击穿

采用的是pad based 架构，没有pin to vdd diode
可能我之前表述有问题哈，我说的不是vertical的NPN，是lateral的N+/PW/NW(NBL引出), GGNMOS本身的寄生NPN是N+/PW/N+，这会有竞争对吧

franzjoseph · 发表于 2024-7-17 23:57:32

gan_punk 发表于 2024-7-15 11:17
采用的是pad based 架构，没有pin to vdd diode
可能我之前表述有问题哈，我说的不是vertical的NPN，是la ...

NBL之上应该还有一层P浅掺杂，所以纵向的BV很高，横向会先击穿

franzjoseph · 发表于 2024-7-17 23:58:27

gan_punk 发表于 2024-7-15 11:17
采用的是pad based 架构，没有pin to vdd diode
可能我之前表述有问题哈，我说的不是vertical的NPN，是la ...

看错了，横向的竞争管子一般会加pepi隔开，或者靠距离拉开

IC_Spark · 发表于 2024-7-18 10:04:40

franzjoseph 发表于 2024-7-17 23:58
看错了，横向的竞争管子一般会加pepi隔开，或者靠距离拉开

哦哦，那其实就是相当于non-iso的管子加了deep N ring, 谢谢回复~

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