在做top_lvs的时候，include的.spi网表无法读取怎么办？

yyds760152

急求解答，过几天就得TO，太难了

yyds760152

有经历过的大佬吗？在论坛里查的答案都太模糊了

yyds760152

急啊

cherry_li

两个网表里面globe VDD VSS 不一致。TOP 网表里每个logic cell 是有VSS\VDD的，你include 的digital cell spi 里面是不是定义了globe VDD\VSS，每个logic cell里只有信号pin，没有电源地，所以pin匹配不上

yyds760152

cherry_li 发表于 2024-6-14 17:17
两个网表里面globe VDD VSS 不一致。TOP 网表里每个logic cell 是有VSS\VDD的，你include 的digital cell s ...

这个我应该怎么改？

yyds760152

cherry_li 发表于 2024-6-14 17:17
两个网表里面globe VDD VSS 不一致。TOP 网表里每个logic cell 是有VSS\VDD的，你include 的digital cell s ...

这个是我的standcell.cdl里面的描述：
.SUBCKT AD2_X1_R VSS VDD A B VSS VDD Y SUB ISO
X0 VDD A 5 VDD VSS ISO SUB pch_nbl width=6.2e-07 length=1.8e-07 m=1 nf=1 isov=5
X1 5 B VDD VDD VSS ISO SUB pch_nbl width=6.2e-07 length=1.8e-07 m=1 nf=1 isov=5
X2 VDD 5 Y VDD VSS ISO SUB pch_nbl width=7.95e-07 length=1.8e-07 m=1 nf=1 isov=5
X3 5 A 9 VSS ISO SUB nch_nbl width=3.8e-07 length=1.8e-07 m=1 nf=1 isov=5
X4 9 B VSS VSS ISO SUB nch_nbl width=3.8e-07 length=1.8e-07 m=1 nf=1 isov=5
X5 VSS 5 Y VSS ISO SUB nch_nbl width=5.9e-07 length=1.8e-07 m=1 nf=1 isov=5
.ENDS

这个是dig_top.spi里面的描述：
XU1_22 ADDF_X1_R $PINS CO=carry[23] S=SUM[22] CI=carry[22] A=A[22] B=B[22]
+ VSS=VSS VDD=VDD
XU1_14 ADDF_X1_R $PINS CO=carry[15] S=SUM[14] CI=carry[14] A=A[14] B=B[14]
+ VSS=VSS VDD=VDD
XU1_15 ADDF_X1_R $PINS CO=carry[16] S=SUM[15] CI=carry[15] A=A[15] B=B[15]
+ VSS=VSS VDD=VDD
...
...
.ENDS
.GLOBAL VDD
.GLOBAL VSS
.GLOBAL ISO
.GLOBAL SUB
*.CONNECT VDD

求解答，第一次做数模混合的lvs，可以讲的详细一点吗？

cherry_li

yyds760152 发表于 2024-6-14 17:28
这个是我的standcell.cdl里面的描述：
.SUBCKT AD2_X1_R VSS VDD A B VSS VDD Y SUB ISO
X0 VDD A 5 VDD  ...

把你include 的digital spi 里面的globe .**  删掉

yyds760152

cherry_li 发表于 2024-6-14 17:42
把你include 的digital spi 里面的globe .**  删掉

删掉4个.global后，我的dig_top.spi的跑不过lvs，显示网表上没有VDD VSS ISO SUB这几个pin

cherry_li

yyds760152 发表于 2024-6-14 18:21
删掉4个.global后，我的dig_top.spi的跑不过lvs，显示网表上没有VDD VSS ISO SUB这几个pin
...

在对应SUBCKT 最后那里加上这几个pin呗

cherry_li

你找一个logic cell 认真看看pin对应关系吧。例如单独一个INVX1， 看你的std cdl里面还有ISO\SUB 这两个PIN，但是你的top 网表里面连接关系只有VDD\VSS，没有ISO和SUB。如果layout上ISO和SUB都是一样的，没有特殊处理，可以考虑要么把std cdl里的ISO\SUB都删掉，或者全局定义ISO和SUB看看。