modelsim后仿出现毛刺,前仿没问题

Achage · 发表于 2024-5-10 10:05:09

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modelsim后仿出现毛刺，在每个clk的上升沿输出信号都会出现非常短的毛刺，前仿真没有毛刺，就是modelsim+icc网表+icc产生的sdf出现毛刺，这种是什么原因，怎么解决呢？功能仿真没问题。

harry_hust · 发表于 2024-5-14 16:05:01

本帖最后由 harry_hust 于 2024-5-14 16:08 编辑

寄存器Q端一般不会出现毛刺；
组合逻辑出现毛刺很正常，只需要满足寄存器寄存器setup就OK；
Clock上升沿毛刺需要看看 clock 源是组合逻辑输出还是寄存器输出，或者是仿真Testbench输出的？
组合逻辑输出需要靠设计保证，Testbench上则需要看看delay是不是都对齐了

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