对输入时钟加一个控制信号进行时钟翻转DC里面的slcak不对

啵啵33

   

叶子iou 发表于 2024-4-17 09:28
我现在的问题是，在这个设计中，我在没加时钟反相器的时候slack是正的，但是我一旦加反相器进去的时候，s ...

那就不加反相器不行吗，你加了时序更严格了

啵啵33

   

叶子iou 发表于 2024-4-17 09:28
我现在的问题是，在这个设计中，我在没加时钟反相器的时候slack是正的，但是我一旦加反相器进去的时候，s ...

我觉得是因为你的反相器加在了寄存器的时钟路径上，而latch的时钟路径没有反转，就导致时序变差了，CLOCKC'是翻转后的时钟，CLOCK是原时钟，反相器不能加公共路径上吗

                               
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houluhui0724

   

叶子iou 发表于 2024-4-17 09:28
我现在的问题是，在这个设计中，我在没加时钟反相器的时候slack是正的，但是我一旦加反相器进去的时候，s ...

你这个问题的本质在于launch reg与capture reg都是上升沿触发，而你的时钟是反相的，所以launch clock要在上升沿时打数据，即半周期1.25ns处，然后PT按照最严的方式来check timing，即2.5ns处收数据，你画一下波形就知道了，所以看你设计的意图是什么，搞清楚再去加约束

叶子iou

   

啵啵33 发表于 2024-4-17 16:38
我觉得是因为你的反相器加在了寄存器的时钟路径上，而latch的时钟路径没有反转，就导致时序变差了，CLOCK ...

感谢！！！！给时钟加入反相器是设计要求，是改不了的，所以现在就在想其他的方法去解决这个时序的问题

叶子iou

   

houluhui0724 发表于 2024-4-18 09:13
你这个问题的本质在于launch reg与capture reg都是上升沿触发，而你的时钟是反相的，所以launch clock要 ...

我现在主要是想在DC里面加一条脚本命令，在不改变时钟周期和反相器的情况下，对于clock network delay 稍微小一点，有这样的命令吗？主要是想把这个slack优化成正值，求解（一个IC初学选手）