对输入时钟加一个控制信号进行时钟翻转DC里面的slcak不对

叶子iou · 发表于 2024-4-15 22:19:17

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本帖最后由叶子iou 于 2024-4-15 22:24 编辑

为什么对时钟加入反相器之后的报告里面的rise edge 不对
Startpoint: TDC_Data_collection_inst/a2/async_fifo_inst/wr_ptr_g_d2_reg[1]
            (rising edge-triggered flip-flop clocked by CLOCKC')
  Endpoint: TDC_Data_collection_inst/a2/async_fifo_inst/data_out_reg[10]
         (rising edge-triggered flip-flop clocked by CLOCKC)
  Path Group: CLOCKC
  Path Type: max

  Point                                                 Incr    Path
  --------------------------------------------------------------------------
  clock CLOCKC' (rise edge)                            1.25    1.25
  clock network delay (ideal)                            0.00    1.25
  TDC_Data_collection_inst/a2/async_fifo_inst/wr_ptr_g_d2_reg[1]/CK (DRNQHDV2)
                                                      0.00 #    1.25 r
  TDC_Data_collection_inst/a2/async_fifo_inst/wr_ptr_g_d2_reg[1]/Q (DRNQHDV2)
                                                      0.39    1.64 r
  TDC_Data_collection_inst/a2/async_fifo_inst/U245/Z (XOR2HDV2)
                                                      0.23    1.87 f
  TDC_Data_collection_inst/a2/async_fifo_inst/U7/ZN (INOR2HDV2)
                                                      0.09    1.96 r
  TDC_Data_collection_inst/a2/async_fifo_inst/U64/ZN (AOI32HDV2)
                                                      0.08    2.04 f
  TDC_Data_collection_inst/a2/async_fifo_inst/U63/ZN (NOR2HDV4)
                                                      0.15    2.19 r
  TDC_Data_collection_inst/a2/async_fifo_inst/U62/ZN (INAND2HDV2)
                                                      0.13    2.32 r
  TDC_Data_collection_inst/a2/async_fifo_inst/U58/ZN (INHDV4)
                                                      0.06    2.38 f
  TDC_Data_collection_inst/a2/async_fifo_inst/U89/ZN (INAND2HDV16)
                                                      0.07    2.45 r
  TDC_Data_collection_inst/a2/async_fifo_inst/U54/ZN (INHDV16)
                                                      0.06    2.52 f
  TDC_Data_collection_inst/a2/async_fifo_inst/data_out_reg[10]/E (EDQHDV2)
                                                      0.00    2.52 f
  data arrival time                                                 2.52

  clock CLOCKC (rise edge)                               2.50    2.50
  clock network delay (ideal)                            0.00    2.50
  clock uncertainty                                     -0.20    2.30
  TDC_Data_collection_inst/a2/async_fifo_inst/data_out_reg[10]/CK (EDQHDV2)
                                                      0.00    2.30 r
  library setup time                                  -0.15    2.15
  data required time                                              2.15
  --------------------------------------------------------------------------
  data required time                                              2.15
  data arrival time                                              -2.52
  --------------------------------------------------------------------------
  slack (VIOLATED)                                                 -0.37

houluhui0724 · 发表于 2024-4-16 09:21:45

你这个问题是由于launch reg是上升沿触发，而你的clock一开始是下降沿，所以要等到半周期后的上升沿才触发，这个path是半周期path

叶子iou · 发表于 2024-4-16 10:20:51

houluhui0724 发表于 2024-4-16 09:21
你这个问题是由于launch reg是上升沿触发，而你的clock一开始是下降沿，所以要等到半周期后的上升沿才触发 ...

那我在DC脚本命令里面可以用什么命令来约束我的clock一开始就是上升沿呀？求解

aqiqiqiqi · 发表于 2024-4-16 13:57:11

create_clock -waveform {0 1.25} ，waveform指定0~1.25即可

叶子iou · 发表于 2024-4-16 14:25:46

aqiqiqiqi 发表于 2024-4-16 13:57
create_clock -waveform {0 1.25} ，waveform指定0~1.25即可

我的这个命令就是这样的，然后代码里面用了一个控制信号，让时钟信号进行翻转，然后在跑DC的时候就不对了
create_clock -name CLOCKC -period 2.5 -waveform {0 1.25} [get_ports rd_clk_320];

啵啵33 · 发表于 2024-4-16 14:51:14

叶子iou 发表于 2024-4-16 14:25
我的这个命令就是这样的，然后代码里面用了一个控制信号，让时钟信号进行翻转，然后在跑DC的时候就不对了 ...

是哪里不对呀，没看出来，就是正常路径呀

叶子iou · 发表于 2024-4-16 15:08:16

啵啵33 发表于 2024-4-16 14:51
是哪里不对呀，没看出来，就是正常路径呀

clock CLOCKC' (rise edge) 1.25 1.25
这个里面的rise edge它理应在0~1.25的时候为高电平，0应该是作为上升沿，但是报告上面的是1.25作为上升沿，
或者还有一种方法就是换一个更小的反相器类型，但是我没有找到更换器件的命令

aqiqiqiqi · 发表于 2024-4-16 16:39:09

叶子iou 发表于 2024-4-16 14:25
我的这个命令就是这样的，然后代码里面用了一个控制信号，让时钟信号进行翻转，然后在跑DC的时候就不对了 ...

建议和设计那进行约束的review，或者让他们跑个预综合先

啵啵33 · 发表于 2024-4-16 17:07:08

叶子iou 发表于 2024-4-16 15:08
clock CLOCKC' (rise edge) 1.25 1.25
这个里面的rise edge它理 ...

rise edge为什么它理应在0~1.25的时候为高电平，0时刻是高和低对时序有影响吗，rise edge不是代表上升沿触发的意思吗，还是不理解，我经常遇到这样的检查感觉

叶子iou · 发表于 2024-4-17 09:28:44

啵啵33 发表于 2024-4-16 17:07
rise edge为什么它理应在0~1.25的时候为高电平，0时刻是高和低对时序有影响吗，rise edge不是代表上升沿 ...

我现在的问题是，在这个设计中，我在没加时钟反相器的时候slack是正的，但是我一旦加反相器进去的时候，slack就变成了负的，我就不知道该怎么解决这个问题了

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