candence跑LVS出错，小白求出，请大佬们指教

Eternal奺 · 发表于 2024-3-5 10:49:16

环境：VMware16 cadence IC617。
我原理图、版图画出来了，然后DRC也跑过了没出错，就是弄LVS的时候报错了，一直找不到原因，特来此请教一下各位大佬。

Eternal奺 · 发表于 2024-3-5 19:13:19

非常感谢各位大佬的耐心解答，我两个已经成功跑过了。问题就是链接/B/的时候没有添加过孔，以及GND 和 VCC没有放过孔！折磨了两三天现在终于结束了太开心了哈哈谢谢大佬们！！！

AshenOne · 发表于 2024-3-5 10:49:17

在版图上管子的gate端加“O”-"Via definition"-“M1_POLY”或者“M1_GT”这个孔用来连接poly到metal1，你这里好像显示的是那些gate悬空的，没接上金属

AshenOne · 发表于 2024-3-5 11:09:59

看不到哭脸里的报错

AshenOne · 发表于 2024-3-5 11:13:04

metal到poly是需要打孔的，图里看你没打孔，图画的需要提升一下了，你是电路吗

Eternal奺 · 发表于 2024-3-5 11:15:49

AshenOne 发表于 2024-3-5 11:09
看不到哭脸里的报错

不好意思哥，是我疏忽了，哭脸报错在上面如图。

是我的布线问题还是哪儿弄错了，因为我在VDD和GND、F口那边都加了“O”-"Via definition"-“MI_M2”。绿色的是A1，蓝色的是A2

zhaohaoyang · 发表于 2024-3-5 11:16:42

把错误依次点亮修改，改完LVS的错，再看ERC.

Eternal奺 · 发表于 2024-3-5 11:20:31

AshenOne 发表于 2024-3-5 11:13
metal到poly是需要打孔的，图里看你没打孔，图画的需要提升一下了，你是电路吗
...

我不是很清楚“打孔”这个概念，是电路吧，模拟IC。附一张我之前运行成功的或非门的版图lVS。那个好像没打孔也跑通了，只是这个异或门双金属链接然后就保存了，昨天到现在我版图刚刚重新画了一次，因为今天早上调试昨天那个虚拟机死机了。

Eternal奺 · 发表于 2024-3-5 11:23:02

zhaohaoyang 发表于 2024-3-5 11:16
把错误依次点亮修改，改完LVS的错，再看ERC.

冒昧问一下，就是ERC是啥意思呀？（我还没学到这个，目前只会原理图画好然后调出版图，然后连线，最后调试DRC、LVS）。ERC我还没弄过目前也不知道怎么弄，如果是排错的话我等下去搜下百度

AshenOne · 发表于 2024-3-5 11:25:16

Eternal奺发表于 2024-3-5 11:23
冒昧问一下，就是ERC是啥意思呀？（我还没学到这个，目前只会原理图画好然后调出版图，然后连线，最后调 ...

ERC指的是电学规则检查，检查器件是否悬空和短路的

AshenOne · 发表于 2024-3-5 11:29:26

Eternal奺发表于 2024-3-5 11:20
我不是很清楚“打孔”这个概念，是电路吧，模拟IC。附一张我之前运行成功的或非门的版图lVS。那个好像没 ...

这个版图你仔细观察器件的gate端是有孔的，就是那个小方块，所以gate是和金属连接上的，因为这些层次都不在一个平面上，需要通过物理上打孔使得上下层连接在一起

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