高频PLL设计，用65nm CMOS工艺设计10GHz PLL的性能如何？能实现基本功能吗？

cuihaofeng · 发表于 2024-3-7 14:32:30

knowworlds 发表于 2024-3-6 16:16
晶振用100M左右的就够了。你这个要求很松。N变大增大的也就是CP/REF噪声而已。用LCVCO完全可以满足你的需求 ...

我做的LC-VCO在1MHz时相位噪声有-90dBc/Hz了，这个性能应该是无法满足指标的吧

cuihaofeng · 发表于 2024-3-7 14:38:16

zxkl317408 发表于 2024-3-7 14:31
电感Q提升到20以上，相噪大大改善。还有就是电感的感值尽量小，输出幅度净量大些，对相噪来说是友好的
...

为什么电感的感值小一些会更有利呢？相位噪声不是与L*Q的三次方成反比关系吗

knowworlds · 发表于 2024-3-8 10:30:02

cuihaofeng 发表于 2024-3-7 14:32
我做的LC-VCO在1MHz时相位噪声有-90dBc/Hz了，这个性能应该是无法满足指标的吧
...

你这个LCVCO的相噪有点过差了吧。有的RING的都能到这个水平啊。先优化好你的VCO先。

cuihaofeng · 发表于 2024-3-8 19:38:22

knowworlds 发表于 2024-3-8 10:30
你这个LCVCO的相噪有点过差了吧。有的RING的都能到这个水平啊。先优化好你的VCO先。
...

今天换了一个300pH的Q值在25左右的电感，噪声优化到-100dBc/Hz@1MHz了，看了noise summary，主要噪声来源是负阻对的热噪声和开关电容管的热噪声，不知道还能怎么继续优化

上官轩晖 · 发表于 2024-3-8 21:43:37

cuihaofeng 发表于 2024-3-8 19:38
今天换了一个300pH的Q值在25左右的电感，噪声优化到-100dBc/Hz@1MHz了，看了noise summary，主要噪声来源 ...

电感Q值在10GHz能到25？有点怀疑哈
CHP noise和VCO noise要联合优化，最优的是CHP noise和VCO noise在带宽处的相噪声一样，单看VCO的相噪是不行的。
300pH这么小的电感注意用电磁场仿真提取走线的寄生效应

IC2019 · 发表于 2024-3-9 11:32:29

谁有完整的 PLL 电路， 10G以上的，求一份，有偿

cuihaofeng · 发表于 2024-3-9 15:38:02

上官轩晖发表于 2024-3-8 21:43
电感Q值在10GHz能到25？有点怀疑哈
CHP noise和VCO noise要联合优化，最优的是CHP noise和VCO noise在带 ...

如果使用很小的电感，确实可以将Q值控制在25，10GHz刚好是电感Q值的最高点。另外，如果使用N=80的分频比会导致电荷泵的噪声很大吧？但是如果分频比变小，CP又要工作在比较高的频率，如果是使用带有轨到轨运放的CP，那难以满足工作速度的需求吧。

cuihaofeng · 发表于 2024-3-9 18:02:35

楼主还有个疑问，在PLL环路中，不同模块可以使用不同的VDD吗？比如PFD使用1.2v的VDD，而CP和VCO使用1.8v的VDD

x81717 · 发表于 2024-3-9 23:37:27

1. 使用50MHz的晶振作為輸入參考頻率，然後使用兩級 cascade PLL就可以了。
2. 第一級用SSPLL架構，第二級用Injectional locked PLL
3. Cascade PLL前幾年ISSCC有很多參考文獻, 透過PLL的頻寬選擇都可以達到不錯的結果

上官轩晖 · 发表于 2024-3-13 15:35:07

cuihaofeng 发表于 2024-3-9 15:38
如果使用很小的电感，确实可以将Q值控制在25，10GHz刚好是电感Q值的最高点。另外，如果使用N=80的分频比 ...

如果分频比动不了，增加电荷泵电流可以降低带内相噪声；运放的带宽高于PLL环路带宽应该就行了吧？

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