高频PLL设计，用65nm CMOS工艺设计10GHz PLL的性能如何？能实现基本功能吗？

cuihaofeng · 发表于 2024-3-1 16:19:57

楼主最近要为高频ADC设计片上时钟，所需时钟频率为10GHz，要求使用TSMC 65nm CMOS工艺，请问65nm工艺能够完成该设计吗？RMS抖动在2-3ps左右都可以接受。
1.目前论文中有使用SSPLL架构在65nm下设计的10GHz PLL，但使用的参考频率都在几百MHz，无法由晶振直接提供。如果使用晶振提供参考信号，那分频比会变得很大，这会对噪声产生很大影响吗？
2.是否能通过两级PLL级联实现10GHz的时钟信号呢？两级级联的PLL是否会有更好的性能呢？
3.如果不能直接产生10GHz的PLL，那是否可以通过2.5GHz或者5GHz的PLL再接频率倍增电路实现10GHz信号的产生呢？

zxkl317408 · 发表于 2024-3-1 16:19:58

cuihaofeng 发表于 2024-3-7 14:27
但是工艺库中的电感的Q值仅仅是15左右。。。这个Q值真的能做到-115dBc/Hz吗？我做的VCO只有-90dBc/Hz。。 ...

电感Q提升到20以上，相噪大大改善。还有就是电感的感值尽量小，输出幅度净量大些，对相噪来说是友好的

cuihaofeng · 发表于 2024-3-2 16:08:27

顶一下

cuihaofeng · 发表于 2024-3-3 20:08:12

自己再顶一下

tanborui123 · 发表于 2024-3-4 10:04:30

想问下楼主SSPLL这种结构产业上的做的多吗，感觉没见过几个

ArcherKF · 发表于 2024-3-4 15:24:24

65nm是可以实现10GHz的PLL的

1，分频比的增大会直接恶化带内噪声的表现，但RMS.jitter的要求是ps级别的话，还是很容易满足的
2，可以用两级级联的方式，至于更好的性能，还是要看设计
3，可以用注入锁定倍频电路对PLL的输出频率进行倍增

cuihaofeng · 发表于 2024-3-6 13:37:48

ArcherKF 发表于 2024-3-4 15:24
65nm是可以实现10GHz的PLL的

1，分频比的增大会直接恶化带内噪声的表现，但RMS.jitter的要求是ps级别的话 ...

请问您是否有做过类似的设计呢？目前可以买到625MHz的有源晶振，如果使用625MHz的有源晶振作为ref，那分频比N=16，噪声性能可以优化一些。但625MHz的鉴相频率，对电荷泵的要求又会变高

zxkl317408 · 发表于 2024-3-6 14:24:38

这个工艺下，10GHz在offset1MHz的情况下，相位噪声很轻松到-115dbc/Hz,应该问题不大

knowworlds · 发表于 2024-3-6 16:16:55

晶振用100M左右的就够了。你这个要求很松。N变大增大的也就是CP/REF噪声而已。用LCVCO完全可以满足你的需求。

cuihaofeng · 发表于 2024-3-7 14:27:21

zxkl317408 发表于 2024-3-6 14:24
这个工艺下，10GHz在offset1MHz的情况下，相位噪声很轻松到-115dbc/Hz,应该问题不大 ...

但是工艺库中的电感的Q值仅仅是15左右。。。这个Q值真的能做到-115dBc/Hz吗？我做的VCO只有-90dBc/Hz。。。

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