在virtuoso里面的calculate中的inl和dnl函数怎么用？

百里酚蓝

3317283886 发表于 2024-11-1 10:02
就用anloglib里面自带的verilog改的，把9bit码流转化成AVOUT

可是这样，每个台阶Aout不是一样长的吗，如果固定时间采样，AD又没有误码，INL就=0啊，ADC的非线性只会导致Aout起始台阶位置发生变化，但是Δ值是固定的

3317283886

百里酚蓝 发表于 2024-11-1 10:07
可是这样，每个台阶Aout不是一样长的吗，如果固定时间采样，AD又没有误码，INL就=0啊，ADC的非线性只会导 ...

我这个不是，你看我excel里面的数据，我是9bit sar，每bit采样2个点。但是有的电压出现3次，有的1次，即使没丢码，dnl inl也不好。你后面说的起始点位置是不是ofset error?

3317283886

sea11038 发表于 2024-11-1 08:52
可以的，只是clip时把起点选对，选到0LSB建立稳态的末端即可，step的时间取正常一个bit变化的周期时长， ...

麻烦你看看我dnl函数设置和结果,inl和dnl都很差吗？我附件是采样到的1024个输出阶梯，很近似理想。是我函数用错了吗

sea11038

百里酚蓝 发表于 2024-11-1 09:31
你好，我想问问ADC的DNL和INL是怎么仿真呢？输入一个缓慢的ramp输入，ADC后面接一个理想DAC，输出为Aout ...

方法基本是正确的，不过对于ADC，仿真INL和DNL需要很缓慢的斜坡，比如1个LSB的斜坡电平内需要采样10个点(误差精度为0.1LSB)，对于10bit ADC则需要1024*10=10240个点，这需要很长时间，如果精度要求再差些比如1个LSB电平只采样4个点(误差0.25LSB)或许略好些，但这还只是简单电路功能验证的仿真，若再再加上蒙特卡洛失配仿真，基本上是不太现实的，对于10bit以上的ADC就更不用说了。对于flash ADC，后边采用理想DAC转换为电压时电路搭建和设置可以做一些处理使输出没有毛刺产生的。

sea11038

3317283886 发表于 2024-11-3 21:30
麻烦你看看我dnl函数设置和结果,inl和dnl都很差吗？我附件是采样到的1024个输出阶梯，很近似理想。是我函 ...

首先挑选几个关键点处(比如起始点、终点、中间点等)和几小段连续的仿真的ADC输出码值和经理想DAC转换输出的电压是不是都正确和能对应得上，这是肉眼就可观察出的结果。如果ADC输出码值有不连续、异常码值跳变，或DAC的一些输出电压值有异常的台阶或跳变说明是电路设计问题；如果都连续正确且对应得上说明INL和DNL公式的计算有问题，直接看公式plot的图形就没有意义了，找找哪些INL、DNL异常大的点对应的ADC/DAC输出看看前后台阶或者公式设置有什么问题。

3317283886

sea11038 发表于 2024-11-4 09:29
首先挑选几个关键点处(比如起始点、终点、中间点等)和几小段连续的仿真的ADC输出码值和经理想DAC转换输出 ...

这1024个数据在两端正常，中间大概40mv，100个点有问题，我9bit，每bit取2个点，总共1024个点。从第385个点到第487个点这一段不是2个数一个台阶，出现多个一个数一个台阶，有一个3个数一个台阶

sea11038

3317283886 发表于 2024-11-4 10:42
这1024个数据在两端正常，中间大概40mv，100个点有问题，我9bit，每bit取2个点，总共1024个点。从第385个 ...

你是采用LSB台阶电压输入么，如果是的话可能会有问题。再看一下异常的那段输入信号台阶和采样时序有否错位、采样阶段采样电容上的输入电压有否变化、保持翻转瞬态时刻前有否输入电压台阶跳变，单位电容以及对应的采样开关尺寸是否完全线性和匹配。