存储芯片内部堆叠结构疑问？

tencome

3种结构， die1和die3 连接到相同电路， die2和die4也连接到相同的电路。

为什么LPDDR堆叠用第1种结构，不用第2种或者第3种结构？

为什么NAND FLASH堆叠用第3种结构， 不用第1种或者第2种结构？

理论上说，电路连接不是问题， 堆叠结构也类似，为什么LPDDR 和 NAND堆叠方式不一样呢？

Vawell

观望。。。
可能和pad位置啊，或者bonding线是否有接触风险有关

tencome

SeaTee 发表于 2024-1-29 17:10
观望。。。
可能和pad位置啊，或者bonding线是否有接触风险有关

这个我可以肯定说与 pad位置无关。

qingkong0710

肯定选1， 2 明显RLC 不平衡。 3更差劲了

111stupid

为什么LPDDR堆叠用第1种结构，不用第2种或者第3种结构？
——>个人推测：你也说了die1和die3连接相同的电路，die2和die4连相同的电路；那如果用第2种打线方式，die1和die3相连要占用substrate上一层，die2和die4相连要占用一层，那相对于第一种打线方式，substrate层数增加了；另外就是为了避让瓷嘴，die2 叠到die1上时要避让出一定距离，同理die3也要避让die2上的pad，那相当于die3就悬臂打线了，风险很大的；那为什么不用第3种打线方式呢？这种打线方式通常使用以扩容，不太清楚LPDDR是否会有这种扩容的方式，采用这种打线方式，可能controller那边不太好设计，用多少个CS？多少个CA呢？

为什么NAND FLASH堆叠用第3种结构， 不用第1种或者第2种结构？
——>如上，第三种打线方式通常用以扩容，不像LPDDR需要复杂的逻辑控制和性能要求；

个人推测，如果有不正确，勿喷哈

dmf336

主要考虑信号完整性和电源完整性

爱上鱼汤

台阶式Die 堆叠后打线，
如果是NAND FLASH，一般芯片厚度较薄，35um，Die to Die to Lead 可以用cascade方式互连，pad 和 pad 高度gap小，线弧容易控制。而且一般Flash的话数量多，贴片也是连续作业，所以一般是单边露出，这样贴片和压焊的生产性都高。
如果是LPDDR，一般会作成60um。高度差会大些，loop 成型 和 wire pull strength会差一些。

为什么LPDDR堆叠用第1种结构，不用第2种或者第3种结构？
可能是考虑到信号等长等影响吧。