求助,在HDLbits上练习,这个代码不知道错哪了

2558966080 · 发表于 2024-1-22 11:00:42

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Verilog初学,有一些问题不知道是啥,感觉自己没有语法错误啊

liuguangxi · 发表于 2024-1-22 18:45:46

实例化模块不能放在always语句里面，需要单独提出来
for循环里面的实例化模块需要放在generate / endgenerate语句块里面，而且需要加上label

2558966080 · 发表于 2024-1-23 11:44:29

liuguangxi 发表于 2024-1-22 18:45
实例化模块不能放在always语句里面，需要单独提出来
for循环里面的实例化模块需要放在generate / endgenera ...

谢谢你,这么改就解决了，顺便问一下这个label是指？是begin后面的块名吗

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2558966080 · 发表于 2024-1-23 11:47:08

liuguangxi 发表于 2024-1-22 18:45
实例化模块不能放在always语句里面，需要单独提出来
for循环里面的实例化模块需要放在generate / endgenera ...

谢谢你，问题解决了。不过我不太知道label指的是啥，是指begin后面声明的块名吗

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liuguangxi · 发表于 2024-1-24 10:25:21

label就是begin后面取的名字

2558966080 · 发表于 2024-1-24 10:29:36

liuguangxi 发表于 2024-1-24 10:25
label就是begin后面取的名字

okok谢谢

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