高速ADC的input buffer

飛鱼雪条

ADC_coco 发表于 2024-1-23 17:21
谢谢大佬，我现在用这种结构，带宽是这样，性能是8.6bit，sfdr=56dB，然后我又迷茫了，论文里面的提高线 ...

要不你把管子调大看看？因为影响线性度主要是gm嘛，gm大了会好起来的

上官轩晖

ADC_coco 发表于 2024-1-23 17:21
谢谢大佬，我现在用这种结构，带宽是这样，性能是8.6bit，sfdr=56dB，然后我又迷茫了，论文里面的提高线 ...

只跑DC工作点是不行的，你得注意一下最大输入摆幅的时候所有的晶体管有没有工作在饱和区（或者直接跑个DC仿真输入给最大/小输入电压看有没有工作在饱和区），我感觉应该是这个问题吧。之前帮人debug过一个类似的问题，期望12bit结果就7、8bit。

ADC_coco

飛鱼雪条 发表于 2024-1-24 11:20
要不你把管子调大看看？因为影响线性度主要是gm嘛，gm大了会好起来的

感谢回复，我已经尝试过增大gm，通过增大w，使得Vov尽量小，目前已经在亚阈值边缘了；然后我增大电流，gm确实增大了，但是尾电流源的电阻也变小，性能提高不明显；感觉已经到这种结构的极限了，SFDR提不高呀，论文里面写的提高线性度的方法不管用orz

ADC_coco

上官轩晖 发表于 2024-1-24 12:04
只跑DC工作点是不行的，你得注意一下最大输入摆幅的时候所有的晶体管有没有工作在饱和区（或者直接跑个D ...

感谢大佬，确实在最大/小电压的时候，有个管子进入亚阈值区，性能提高到9位了，但是不知道别人论文的70dB sfdr咋做的，太高了吧

ADC_coco

YyuanRTs 发表于 2024-1-24 10:44
不用push-pull和FVF可能是可靠性的问题。人家把core管做在很高的电压域，不好做反馈的。
旁路电容改善线性 ...

那个旁路电路太玄乎了，不管咋调，都没啥效果，难道是后仿才有效果？

ADC_coco

demonhunter 发表于 2024-1-19 12:53
什么工艺啊？28nm？

tsmc 28nm

YyuanRTs

ADC_coco 发表于 2024-1-24 17:50
那个旁路电路太玄乎了，不管咋调，都没啥效果，难道是后仿才有效果？

不瞒你说当时我调也没效果。现在想想可能是注入的节点阻抗不够低

上官轩晖

ADC_coco 发表于 2024-1-24 17:47
感谢大佬，确实在最大/小电压的时候，有个管子进入亚阈值区，性能提高到9位了，但是不知道别人论文的70dB ...

亚阈值区无所谓吧，主要还是得vds得大于vdsat，想要线性度尽量把晶体管的vdsat往上抬吧。人家的线性度好，也可能是因为摆幅小？

茂陵刘郎

ADC_coco 发表于 2024-1-17 21:06

这是哪篇文章能说下么，我去学习下

茂陵刘郎

ADC_coco 发表于 2024-1-17 21:06

突然发现这不是我们部门之前发的A 6-GHz Bandwidth Input Buffer么。。。。