ModelSim和Cadence Virtuoso AMS对于同一段Verilog代码的结果不一样

nuobeierjiang

小弟最近在做mixed signal的设计，遇到一个问题。同一段verilog代码，在ModelSim和Cadence Virtuoso AMS里加入同样的激励，但是得到的仿真结果不同。


这段代码里面本身有两个always块，我把两个always块在不影响我需要的功能的情况下，合并成一个。最终这段代码在ModelSim里面的仿真结果和之前用ModelSim仿真的结果一致，AMS仿真的结果也和ModelSim里面一致。请问可能是什么问题导致这种情况发生？AMS和ModelSim编译verilog代码的过程不一样吗？这两种不同的仿真工具对于代码中的always块是如何处理的呢？在设计中有什么要注意的点呢？

感谢各位的讨论和解答！

Ecooq

我也遇到了，楼主解决了吗？

nuobeierjiang

Ecooq 发表于 2025-3-18 10:05
我也遇到了，楼主解决了吗？

你好 我最终还是用一个always模块 并且我发现cadence里面用genvar不太方便

Ecooq

nuobeierjiang 发表于 2025-3-19 00:47
你好 我最终还是用一个always模块 并且我发现cadence里面用genvar不太方便

你是做混仿吗？

nuobeierjiang

Ecooq 发表于 2025-3-19 16:09
你是做混仿吗？

对 做的混仿

Ecooq

nuobeierjiang 发表于 2025-3-20 03:07
对 做的混仿

请问一下，你做的混纺是用什么工具呢？是virtuoso里面的AMS还是synopsys的XA?

nuobeierjiang

Ecooq 发表于 2025-3-25 15:17
请问一下，你做的混纺是用什么工具呢？是virtuoso里面的AMS还是synopsys的XA?

virtuoso里面的AMS

Ecooq

nuobeierjiang 发表于 2025-3-26 03:22
virtuoso里面的AMS

AMS你是咋做混仿的？简要说一下流程可否

nuobeierjiang

Ecooq 发表于 2025-3-26 10:23
AMS你是咋做混仿的？简要说一下流程可否

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推荐这个视频 讲得蛮好的 希望可以帮到你

Ecooq

nuobeierjiang 发表于 2025-3-27 01:52
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谢谢