ModelSim和Cadence Virtuoso AMS对于同一段Verilog代码的结果不一样

nuobeierjiang · 发表于 2023-12-13 11:43:02

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小弟最近在做mixed signal的设计，遇到一个问题。同一段verilog代码，在ModelSim和Cadence Virtuoso AMS里加入同样的激励，但是得到的仿真结果不同。

这段代码里面本身有两个always块，我把两个always块在不影响我需要的功能的情况下，合并成一个。最终这段代码在ModelSim里面的仿真结果和之前用ModelSim仿真的结果一致，AMS仿真的结果也和ModelSim里面一致。请问可能是什么问题导致这种情况发生？AMS和ModelSim编译verilog代码的过程不一样吗？这两种不同的仿真工具对于代码中的always块是如何处理的呢？在设计中有什么要注意的点呢？

感谢各位的讨论和解答！

Ecooq · 发表于昨天 10:05

我也遇到了，楼主解决了吗？

nuobeierjiang · 发表于 12 小时前

Ecooq 发表于 2025-3-18 10:05
我也遇到了，楼主解决了吗？

你好我最终还是用一个always模块并且我发现cadence里面用genvar不太方便

[求助] ModelSim和Cadence Virtuoso AMS对于同一段Verilog代码的结果不一样

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