VerilogA spectre仿真语法报错

liangrani · 发表于 2023-12-8 17:25:01

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在学用verilogA写一个SAR ADC分模块写完之后跑仿真，出现下面的报错要怎么解决

ERROR：Encountered a contribution statement embedded in an Analog event.
代码也贴在下面了，全都是electrical的赋值错误，但看了例子感觉语法没问题，想求助各位大佬

420洛洛 · 发表于 2023-12-8 17:49:53

cross语句里面不能用<+

liangrani · 发表于 2023-12-10 09:43:35

420洛洛发表于 2023-12-8 17:49
cross语句里面不能用

谢谢谢谢，我已经查到相关资料了

liangrani · 发表于 2023-12-11 09:44:16

本帖最后由 liangrani 于 2023-12-11 09:48 编辑

又遇到了上面的报错

，这是什么原因导致的，要怎么改代码，希望大佬指点一二

imefox · 发表于 2023-12-12 14:02:52

liangrani 发表于 2023-12-11 09:44
又遇到了上面的报错，这是什么原因导致的，要怎么改代码，希望大佬指点一二 ...

I2是啥？是不是出现了两个理想电压源名字相同的错误?

liangrani · 发表于 2023-12-12 14:41:00

本帖最后由 liangrani 于 2023-12-12 15:03 编辑

imefox 发表于 2023-12-12 14:02
I2是啥？是不是出现了两个理想电压源名字相同的错误?

I2应该是模块名，指的是里面流过电容C的电流（cp，cn）。

应该不是理想电压源的问题，我检查过了，就是电容部分代码的问题；
这样对两端分别赋值就会报错：V(cp)<+V(dac); V(cn)<+V(dac)-V(vin);
我注释掉其中一个就没问题，但是仿真不收敛，不知道是不是其他地方的问题还是数据的问题。

imefox · 发表于 2023-12-12 16:03:10

liangrani 发表于 2023-12-12 14:41
I2应该是模块名，指的是里面流过电容C的电流（cp，cn）。

应该不是理想电压源的问题，我检查过了，就是电 ...

我之前是用定义一个real类型的数据来放到等式右边，比如定义real vdac； vdac=V(dac)；

然后V(cp) <+ vdac。这样试试呢？

liangrani · 发表于 2023-12-12 17:56:25

imefox 发表于 2023-12-12 16:03
我之前是用定义一个real类型的数据来放到等式右边，比如定义real vdac； vdac=V(dac)；

然后V(cp) ...

好像不行欸，可能是电容两端不能分开同时赋值？注释掉一个就可以了

Vodka_JON7 · 发表于 2023-12-13 09:43:11

V() <+ transition(x,y,z)
要这么写

liangrani · 发表于 2023-12-13 11:19:26

Vodka_JON7 发表于 2023-12-13 09:43
V()

不是，是cross语句不能用<+

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