GPIO共漏输出的N管漏端和输出端接了个小电阻的作用是啥？

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想问一下有大神知道图中R1的作用是啥，规格书上写了低电平输出电流是在3.2-40mA的，且低电平电压不超过0.5V，这个R1严重限制了低电平的驱动能力，不知道能不能删掉。。。

spartan313

ESD 需求的话 100Ohm 也还行

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spartan313 发表于 2023-12-7 15:35
ESD 需求的话 100Ohm 也还行

没大明白，这个电阻跟ESD有啥关系啊。

kevin531904

计算下管击穿时候的电流，然后乘以这个防ESD的电阻阻值，就会在电阻上产生这么大的压降，对应的下面NMOS电压就小了，电流也有电阻可以限住，ESD走其他路径（ESD器件释放），就不会烧了。

esbwong

R1 -> N MOS 每一 drain 加小电阻是用来平衡下管击穿时ESD current flow

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kevin531904 发表于 2023-12-8 10:14
计算下管击穿时候的电流，然后乘以这个防ESD的电阻阻值，就会在电阻上产生这么大的压降，对应的下面NMOS电 ...

谢谢哥，我还想问一下如果说规定了这个IOL也就是低电平输出电流要驱动40mA，那么我这个电阻最起码要改成10欧姆以下，这个值科学吗

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esbwong 发表于 2023-12-8 11:10
R1 -> N MOS 每一 drain 加小电阻是用来平衡下管击穿时ESD current flow

谢谢，我再去阅读下ESD知识。。。

kevin531904

newlayout 发表于 2023-12-8 15:25
谢谢哥，我还想问一下如果说规定了这个IOL也就是低电平输出电流要驱动40mA，那么我这个电阻最起码要改成1 ...

考虑把下管NMOS做大，同时做成总线<N:0>（N整数）的形式，电阻也是对应总线形式，这样每一个单独的 NMOS上串联的电阻可以放大。总的来说做大NMOS拿面积去换，同时尽量让ESD能量先走ESD泄放，不要走这泄放（比如在旁边并联GGNMOS做ESD的泄放通路，通常GPIO这种串了电阻做驱动能力的旁边会放GGNMOS（或者放了大片的NMOS但是GATE是被逻辑拉低了的）去泄放ESD能量）。

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kevin531904 发表于 2023-12-9 14:01
考虑把下管NMOS做大，同时做成总线（N整数）的形式，电阻也是对应总线形式，这样每一个单独的 NMOS上串联 ...

好的好的 ，真心谢谢，旁边确实是有GGNMOS做ESD的，强

spartan313

newlayout 发表于 2023-12-8 10:02
没大明白，这个电阻跟ESD有啥关系啊。

借用四楼

“

计算下管击穿时候的电流，然后乘以这个防ESD的电阻阻值，就会在电阻上产生这么大的压降，对应的下面NMOS电压就小了，电流也有电阻可以限住，ESD走其他路径（ESD器件释放），就不会烧了。

”