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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › stb仿真多环路稳定性问题
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楼主: yxttt

[求助] stb仿真多环路稳定性问题

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zhangzhilin123
发表于 2024-8-28 15:51:08 | 显示全部楼层
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elit
发表于 2025-4-7 21:22:59 | 显示全部楼层
最近我也遇到了测不同环路的问题
你这样搭建是测了多个环路的叠加的状态
一般测不同环路的稳定性我喜欢采用 大电感（1T）的通直隔交 和 大电容（1T）的通交隔直 来搭建


                               
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在右上角的激励源vdc中，DC voltage 不填，AC magnitude = 1V，应该就可以测上图中loop的增益和相位
如有问题，请指正
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