Veriloga模型不能画版图吧，也没法在Cadence中进行后仿真？

Shiroihane

qgbfhl 发表于 2024-4-28 10:22
请教一下，原理图我知道要分symbol画，用veriloga写的电路也是一个symbol，但用veriloga写的模型不是实际 ...

veriloga不需要画版图，做后仿的时候只需要调用实际电路的calibre就行，veriloga还是那个模型。