逻辑综合工具DC的有哪些综合参数设置

thrallzy

请问会有什么手段或者说有哪些参数设置能让综合出来的设计单元数不同，对于同一个设计来说我看最少情况和最多情况差距有两三倍，比如对于设计B14，最小能有13K单元数，最大能有34K单元数


以下是我一个常用的运行逻辑综合的脚本，我是从DC workshop那里学的

read_verilog s13207.v
link
check_design
source scripts/constraint.sdc
set_fix_multiple_port_nets -all
compile_ultra -scan -retime
# remove_unconnected_ports -blast_buses [find -hierarchy cell "*"]
set_app_var verilogout_no_tri true
define_name_rules verilog -preserve_struct_ports
change_names -hier -rules verilog

redirect -tee -file report/s13207.rpt {report_constraint -all
                                                    report_timing}

write_file -f verilog -hierarchy -output mapped/s13207.v
write_sdc mapped/s13207.sdc

然后我感觉这里面也没有很多可以调整的空间