小白求助，去掉某个clk链上的所有clock_gating

Bradji · 发表于 2023-9-27 18:28:48

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项目上有个时钟，由于某些原因不想让这个时钟连接出来的寄存器上插入clk_gating，综合采用的是genus，想问一下各位genus有没有什么命令，可以报出来和这个时钟连接的所有寄存器名称吗？

Bradji · 发表于 2023-9-28 10:20:41

自己答一下吧，我目前的做法是通过all_fanou把到所有寄存器的pin报出来，然后通过脚本把到ck的寄存器截取出来，然后再让genus吃进去，感觉有点麻烦，有什么快速的办法吗

jinfeier · 发表于 2023-10-8 09:23:59

Bradji 发表于 2023-9-28 10:20
自己答一下吧，我目前的做法是通过all_fanou把到所有寄存器的pin报出来，然后通过脚本把到ck的寄存器截取出 ...

您好，我想请教下，这个是否插入clock gate跟rtl书写有关吧？

Bradji · 发表于 2023-10-9 11:30:50

jinfeier 发表于 2023-10-8 09:23
您好，我想请教下，这个是否插入clock gate跟rtl书写有关吧？

是的，但是有些特殊的clk DE改起来比较麻烦，就直接通过脚本帮忙去掉就Ok

[求助] 小白求助，去掉某个clk链上的所有clock_gating