verilogA建模编写问题

58023dhj

本人在尝试编写一个电流放大器的verilogA建模，但是生成symbol是总是有一处报错，我不清楚是initial begin我用错了还是编写的逻辑有问题，烦请有相关经验的同行或前辈帮忙看看

大智二愚

VerilogA的initial语句要@(initial_step) begin
你这直接写是verilog的语法吧，找些资料好好看看吧，论坛上有很多手册之类的

suncold

第一，你这不是VerilogA语法，而是Verilog语法
第二，VerilogA中，需要指定端口类别，比如，你要从Iout端口输出电流，那么端口需要定义为current或者electrical类别
第三，输出电流需要指定支路，而且要用“持续赋值<+”