求助各位大佬，小白对带隙基准mismatch分析出现了问题，求求各位出手相救

发福的皮卡丘

                               
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问题描述：
              最近学习bandgap，想仿真一个bandgap练手，模型如图所示。采用的是SMIC 55nm CMOS工艺，上面的PMOS 的W为10um，L为4um（三个管子尺寸相同），均为1.2V的管子；下面pnp管为最小尺寸2*2（该工艺是基于mos做的pnp），尺寸比例n为8；运放选择理想运放，放大倍数为十万倍。电阻具体阻值忘记了，大概R2，R3是八十几K左右，R1为十几K左右。我仿真主要关注constant电流（流过M2的电流），正常直流仿真时，流过M2管子的电流大小是正常的十几uA，且温度系数小。当我对M1 M2两只管子进行mismatch分析，采样点为100个，会出现二十个采样点电流为几十nA，我又进行手动调试观察是哪只管子的问题，最后发现若是M1宽长比比M2大时结果不会有问题，若M1宽长比比M2小则Q1 Q2均截止无电流流过，流过M1 M2的电流就会迅速掉，流过M1 M2的电流分别是R3 R2产生的。甚至只改变M1的沟道宽为9.9um（原来为10um），其余所有管子尺寸不变，电流也会掉很多，PNP也会截止，剩余的电流是流过R2 R3的电流。一直没找到问题的根源出在哪，希望大佬们走过路过帮帮小老弟，谢谢大家。

发福的皮卡丘

顶一下

xuwenwei

一般bg都是需要启动电路的，你直流仿真的时候可以保证电路正常启动了吗，给初始状态了吗

totowo

这种架构就是有多个简并点的，换句话说列方程出来就是有多组解。一是你不能用理想运放，必须换成真实电路，仿真简并点才有意义；二是一定要加启动电路

王钰

totowo 发表于 2023-8-24 09:50
这种架构就是有多个简并点的，换句话说列方程出来就是有多组解。一是你不能用理想运放，必须换成真实电路， ...

请问这种sub-1V的电路启动电路怎么设计啊，我设计的启动电路，没有用，tran仿真无法启动

zhaozy18

两个可能，第一个是BG的启动电路没设计好，在一些点电路无法正常启动。第二个可能是OPA在一些点时，工作状态不对，导致直流增益很小，导致输入的电压没钳位住。

发福的皮卡丘

xuwenwei 发表于 2023-8-24 09:34
一般bg都是需要启动电路的，你直流仿真的时候可以保证电路正常启动了吗，给初始状态了吗 ...

我当时尝试着添加一个简单的反相器加一个MOS管的那种启动电路，之后也没改善。请问初始状态怎么给啊

发福的皮卡丘

totowo 发表于 2023-8-24 09:50
这种架构就是有多个简并点的，换句话说列方程出来就是有多组解。一是你不能用理想运放，必须换成真实电路， ...

我今天改变尺寸使它左边的沟道宽度减小一点点，仿真他的简并点，发现简并点确实有三个，我用这个尺寸进行直流仿真发现稳定在了第二个简并点，电流减小了很多。运放输出800mV，但这个简并点没有导致PMOs截止，因为PMOS漏极电压拉低到了两百mV反而导致下面BJT截止了，并且运放输入端电压没有钳住，差了两个mV，剩余的电流全部是BJT旁边的电阻产生的电流，我想问问为啥PMOs漏电压这么小导致bjt截止

发福的皮卡丘

zhaozy18 发表于 2023-8-24 17:36
两个可能，第一个是BG的启动电路没设计好，在一些点电路无法正常启动。第二个可能是OPA在一些点时，工作状 ...

我改变尺寸仿真简并点，发现确实有三个简并点，直流仿真恰好在中间简并点，运放输出电压较高，但PMOs还是正常工作，并且pmos的漏极电压很低，导致了三极管截止，运放没钳住两端电压，差了两个mV为什么会把pmos漏记电压拉低呢？是因为栅压太高的原因导致它必须拉低漏极电压让一条路上面pmos和bjt管子电流相等吗？

zhaozy18

发福的皮卡丘 发表于 2023-8-24 19:18
我改变尺寸仿真简并点，发现确实有三个简并点，直流仿真恰好在中间简并点，运放输出电压较高，但PMOs还是 ...

输入差的2mv可能不是电路异常的原因而是结果。建议先把简并点数量减小到一个，再去看电路状态。而且在设计时可以先根据Vbe值与设计的电流镜的Vgs，来确定OPA的输入与输出范围。你这个问题也可能是OPA的输入输出摆幅不满足。