clock network delay 变化的原因

咬人的小猪佩奇

在做CTS时遇到的一个疑惑：
在report_timing报告中，clock network delay是因为什么影响而改变的？
在initial design里面读完网表和制约时打的报告clock network delay才为0.5
在placement阶段里面clock network delay也为0.5
以上的clock network delay都为ideal
但是在CTS阶段clock network delay一下子就涨到2.91了，这时clock network delay为propagated
这个clock network delay可控吗？
后面发现有setup 违例，时钟路径上的器件incr很小，看来主要是clock network delay太大造成
有没有办法可以使得clock network delay变小？

mattgkg

首先明确何为clock network delay，就是时钟physical source 到sink pin的delay.

before CTS, clock tree没有长，clock net path没有，只能通过sdc约束或其他命令获取clock network delay.

ideal下也可以有network delay。比如设置set_clock_latency 0.5 -source [get_clock clk]，就可以让ideal时钟clk有0.5的network delay约束。



After CTS,电路有实际的clock net path，network delay = source latency + 时钟定义pin到sink pin的传播delay。

suzhouwuyanzu

clock之前你的时钟都是ideal的，那个0.5的delay应该是你自己标上去的input delay之类的东西，cts阶段是实际开始长tree的tree长，是真实的，你可以看一下是因为balance或者回路还是什么原因tree会这么长，或者看下clock transition等的设置，或者看下时钟路径上的cell选型，引起tree太长的原因是多样的