GGNMOS SAB讨论分析

zhangyp · 发表于 2024-2-3 17:11:54

angel 发表于 2024-2-2 18:47
我看到你的图片和 SEM 照片，是不是你的功率器件不是一个NMOS 到地的？而是两个串联后的并联到地的结构？ ...

确实是2个gate做一个NMOS，现在的问题是，加了SAB层次，效果改善还是不明显！仅提高约500V，也就是从250V到750V的HMB模式下的耐压

zhangyp · 发表于 2024-2-3 17:16:13

gratwo 发表于 2024-2-1 14:17
对GND 打正，对VDD打正，两个对比，就你这个chip而言，对VDD时就多了一个diode电压。对vdd肯定更worse

...

我们没有使用ESD 层次，目前这个PAD是open drain的结构，所以当电压高时，不能通过VDD泄放通路上的ESD电压，我想正因为是这样才会比较差吧，正是因为这个PAD平时工作的时候输出的电压远远高于VDD

gratwo · 发表于 2024-2-4 08:53:09

zhangyp 发表于 2024-2-3 17:16
我们没有使用ESD 层次，目前这个PAD是open drain的结构，所以当电压高时，不能通过VDD泄放通路上的ESD电 ...

没有esd implant，性能会下降一些

另外，你finger width是不是不是很大，小于20um吧？
drain--2--gate 距离放的很大，是吗？

要做大的布局变化，width调整，加esd implant，或者使用sab，或者采用替代技术结构。

看起来你这个面积不小得有2000 um^2吧？2000的话，esd做到4kv问题不大的。

gratwo · 发表于 2024-2-4 09:09:57

zhangyp 发表于 2024-2-3 17:16
我们没有使用ESD 层次，目前这个PAD是open drain的结构，所以当电压高时，不能通过VDD泄放通路上的ESD电 ...

我们做open drain，面积50*100的面积，上6KV绰绰有余

zhangyp · 发表于 2024-2-4 11:05:33

gratwo 发表于 2024-2-4 08:53
没有esd implant，性能会下降一些

另外，你finger width是不是不是很大，小于20um吧？

我们现在加了SAB层在drain端，效果提升的不明显，也就是1000V以内的耐压；

确实如你所描述，我们单个管子的width不是很宽，我们做的是5um，但是这个是电路需要，因为有高频需要，这个是射频输出的需要；
目前还发现一个问题，可能是我孔到ACTIVE两个边的距离不一样吧，我看有的人说孔到两个active边的距离要尽量一样，我们这个有相差0.3um;这个是不是也会有影响，目前不得而知；

gratwo · 发表于 2024-2-4 11:35:03

zhangyp 发表于 2024-2-4 11:05
我们现在加了SAB层在drain端，效果提升的不明显，也就是1000V以内的耐压；

确实如你所描述，我们单个管 ...

我们现在加了SAB层在drain端，效果提升的不明显，也就是1000V以内的耐压；

确实如你所描述，我们单个管子的width不是很宽，我们做的是5um，但是这个是电路需要，因为有高频需要，这个是射频输出的需要；
目前还发现一个问题，可能是我孔到ACTIVE两个边的距离不一样吧，我看有的人说孔到两个active边的距离要尽量一样，我们这个有相差0.3um;这个是不是也会有影响，目前不得而知；

“我们做的是5um，但是这个是电路需要，因为有高频需要，这个是射频输出的需要；”
----嗯，不知道你们的电路需求，虽然没有理解为什么。从Gate端和Drain看，把一个20um的mos拆分成4个5um的mos，Cgs、Cgd不会变小。

可能是我孔到ACTIVE两个边的距离不一样吧，我看有的人说孔到两个active边的距离要尽量一样，我们这个有相差0.3um;这个是不是也会有影响

----这个会有点影响，但不是esd 只有1000以内的根本原因。

要解决esd问题，要和电路（射频）设计沟通，这个布局不大改变的话，esd很难提升

曾雪萍 · 发表于 2024-3-22 10:57:08

gratwo 发表于 2024-2-1 14:17
对GND 打正，对VDD打正，两个对比，就你这个chip而言，对VDD时就多了一个diode电压。对vdd肯定更worse

...

你好,请问有什么好的方法更小面积的做到ESD效果啊?谢谢

gratwo · 发表于 2024-3-22 14:24:18

曾雪萍发表于 2024-3-22 10:57
你好,请问有什么好的方法更小面积的做到ESD效果啊?谢谢

有

思路就是把GGMOS的 drain to ct这个加宽区域的电阻。
ggmos是利用拉宽距离增加电阻，这个拉宽很占面积
不用这种技巧，改用外部电阻
方式有多种

jueduilk · 发表于 2024-6-6 14:57:59

zhangyp 发表于 2024-2-4 11:05
我们现在加了SAB层在drain端，效果提升的不明显，也就是1000V以内的耐压；

确实如你所描述，我们单个管 ...

如果你的IO是高频射频的话，一般的GGNMOS来做ESD保护应该是无法满足。因为GGNMOS的尺寸可算小，为了频率砍掉GGNMOS尺寸，ESD性能肯定大打折扣。

IC_go · 发表于 2024-7-23 09:54:51

zhangyp 发表于 2023-10-27 09:30
做ESD防护，我们都是用反向吧？通常我看都是在PAD这里画一颗反向对VSS的DIODE啊 ...

这个反向diode是不是放负电的？从vdd到vss打负的2000V

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