开关电容采样求教

xiuxiu_vvv · 发表于 2023-7-29 18:56:42

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我搭建了一个简单的开关电容，想看一下电容采样的仿真，但是发现输出信号幅度是输入信号的一半，请问这个是因为有电荷泄露了么？（时钟是用vpulse生成的类似两相非交叠时钟）

xiuxiu_vvv · 发表于 2023-7-29 18:58:26

是因为时钟的原因么？在clk1和clk2同为高电平的时候电荷流走了么？

xiuxiu_vvv · 发表于 2023-7-29 19:07:45

嗷嗷，我刚看了一下别的帖子，是不是因为占空比不对呀，就是不允许同时高电平，但是可以同时低电平，我的时钟高点平太久了

icdane · 发表于 2023-7-30 00:12:25

You need no overlap clocks

Yong_W · 发表于 2023-7-30 11:50:16

这全是理想器件啊

xiuxiu_vvv · 发表于 2023-7-31 16:06:20

Yong_W 发表于 2023-7-30 11:50
这全是理想器件啊

是的，就是想结合仿真去理解一下开关电容采样

xiuxiu_vvv · 发表于 2023-7-31 16:07:27

icdane 发表于 2023-7-30 00:12
You need no overlap clocks

yes，you are right，i change it

sd5517805 · 发表于 2023-7-31 17:41:24

有电荷泄露了么

xiuxiu_vvv · 发表于 2023-7-31 21:30:15

sd5517805 发表于 2023-7-31 17:41
有电荷泄露了么

应该是的，之前这个时钟设置出现了同为高电平，电荷泄露了一部分

zcyg542 · 发表于 2023-8-1 17:03:21

做个非交叠时钟，done

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