关于折叠共源共栅运放设计时，共栅管设计在亚阈值区的作用，

swucc2023

你好，我最近也在设计这个运放，我跑PVT老是在某些工艺角会出问题，就是你这个里的M6老是有一个会进入线性区，电源电压变成增大百分之10，M6就线性了（此时会导致PSRR降低到49，增益变化不大），如果让他保持饱和，上面M4又会在电源下降百分之10的时候进入线性（增益急剧下降），不知道楼主遇到与否如何解决的呢

swucc2023

CmosLgh 发表于 2023-7-8 21:14
楼猪您好，我也在调折叠式共源共栅运放，你去看看我昨天的帖子，你的问题可能会在我那里得到验证，M9的Vdsa ...

你好，我最近也在设计这个运放，我跑PVT老是在某些工艺角会出问题，就是你这个里的M6老是有一个会进入线性区，电源电压变成增大百分之10，M6就线性了（此时会导致PSRR降低到49，增益变化不大），如果让他保持饱和，上面M4又会在电源下降百分之10的时候进入线性（增益急剧下降），不知道楼主遇到与否如何解决的呢

learnkearn

swucc2023 发表于 2023-10-18 17:14
你好，我最近也在设计这个运放，我跑PVT老是在某些工艺角会出问题，就是你这个里的M6老是有一个会进入线性 ...

这大概率是你偏置电压设计的不太好，导致vds的分配不太合理

swucc2023

learnkearn 发表于 2023-10-18 17:22
这大概率是你偏置电压设计的不太好，导致vds的分配不太合理

大佬能加个好友交流一下吗

Halsone

看看

semico_ljj

learnkearn 发表于 2023-7-6 09:08
我觉得您说的是对的，但是一般运放要用两级，输出摆幅可能取决于第二级，我觉得这个点除了您说的那个作用 ...

Vds确实不能太小，有个折中，不然Corner会有隐患

五九X改

减小共栅管vds，不然pvt时电流镜又进入线性区的风险

破格

M8，M9,M6和 M7的W/L都可以取的大一些。这样Vdsat小一些，Vout摆幅有保证
另外就算M8或者M7进入线性区问题也不大, 只要不把M10和M4挤到就行
关键是M10和M5的W/L要小，这样mismatch贡献小