关于3mm*3mm芯片CDM性能的问题

沐风彡 · 发表于 2023-6-28 10:43:21

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   各位大佬们好，本人最近碰到了一个很不寻常的CDM失效的问题
   选5颗芯片送去测试公司做CDM测试，通过IV曲线偏移的方式判断CDM是否失效，测试公司反馈+-2000V均PASS。芯片寄回之后做全功能测试，发现有一颗芯片功能异常，一颗静态功耗增大50%（本公司芯片做完ESD测试若静态功耗增大超过30%则判定ESD测试fail）。将功能fail的芯片送去做失效分析，发现边缘的一个IO的大面积的低压nmos出现了栅氧化层损伤。但是我查阅资料说IO CDM失效部位主要集中在靠近ESD器件的core nmos的栅氧上，这与我失效分析的结果不一致。
   我从CDM的原理分析失效的原因。CDM charge的电荷主要分布在衬底上，而衬底直接连在了GND上。芯片的GND主要接了两部分：1. P+ guardring 2. NMOS的bulk。所以CDM电流也是可以直接通过P+ guardring泄放到VSS的吧？
   对于增强芯片CDM性能的方法来讲，P+ guardring是否也是一个优化的方向？
   还有，一直很疑惑一个点，CDM charge的电荷量和封装的关系？BGA和QFN用的塑封胶都是绝缘体，而且芯片也一样，但从测试结果来看BGA的要优于QFN的。
   请各位大佬帮忙解答一下~

沐风彡 · 发表于 2023-6-28 16:50:29

copper_hou 发表于 2023-6-28 15:15
楼主反应的问题涉及到几个技术点，我来简要说明下。
一是，三方的ESD测试机构中采用的ESD stress pin combi ...

关于第二条，从device的内部电路特征找出CDM主要冲击的部位，有没有什么技巧或者方法？

我对CDM充放电的理解是：
由于CDM charge电荷主要分布在bulk上，然后通过PAD接0电位的方式将芯片内部charge的电荷放掉。充放电方式有两种：
1. 若芯片charge 正电荷，那么接触放电的PAD就是最低电位，所以最CDM最薄弱的区域应该是距离该放电PAD的VSS阻抗最大的区域
2. 若芯片charge 负电荷，那么接触放电的PAD就是最高电位，此时若该PAD处的ESD器件无法及时开启，则会使得靠近ESD器件得core器件栅氧化层击穿
所以CDM放电的薄弱区应该是芯片上VSS路径单一且metal线阻抗大的区域

copper_hou · 发表于 2023-6-30 14:03:44

沐风彡发表于 2023-6-28 16:50
关于第二条，从device的内部电路特征找出CDM主要冲击的部位，有没有什么技巧或者方法？

半导体device受到ESD stress是绝大多数的失效是各种绝缘介质膜层的漏电流failure，而非纯电路仿真或分析的metal/poly线路热损伤。

所以，集中在device内线路的阻抗分析ESD stress failure的思路，基本就是本末倒置。
另一方面，半导体生产制程中（wafer fabrication）的工艺缺陷（比如metal线路的刻蚀毛刺、绝缘膜层的粗糙profile等）也是不同半导体工厂做出的device ESD robustness差异的决定性因素。

Anihacyo · 发表于 2023-7-14 10:14:52

copper_hou 发表于 2023-6-28 15:15
楼主反应的问题涉及到几个技术点，我来简要说明下。
一是，三方的ESD测试机构中采用的ESD stress pin combi ...

您好，想请教---关于“封装尺寸越大，CDM pass的电压就越低”，是因为相同的电压下，对大尺寸封装产品的charge电荷会越多吗？导致CDM current会越大？？所以大尺寸在相同电压下容易fail吗？

PN_Allen · 发表于 2023-7-14 17:22:59

蹲一波

copper_hou · 发表于 2023-7-15 08:36:31

Anihacyo 发表于 2023-7-14 10:14
您好，想请教---关于“封装尺寸越大，CDM pass的电压就越低”，是因为相同的电压下，对大尺寸封装产品的c ...

至少对FI-CDM是这样的。

最直接的对比情形就是，Chip封装前Die的CDM pass电压值就显著高于封装后的chip（Die+interconnetions+leads/pads，在FI-CDM中各线路的耦合电容显著增大）。

沐风彡 · 发表于 2023-7-16 15:05:12

copper_hou 发表于 2023-7-15 08:36
至少对FI-CDM是这样的。

最直接的对比情形就是，Chip封装前Die的CDM pass电压值就显著高于封装后的chip ...

大佬知道怎么估算CDM测试时芯片的电容吗？

Anihacyo · 发表于 2023-7-18 08:06:54

copper_hou 发表于 2023-7-15 08:36
至少对FI-CDM是这样的。

最直接的对比情形就是，Chip封装前Die的CDM pass电压值就显著高于封装后的chip ..

另外想请教，裸die不封装有哪里可以做CDM测试呀？望推

沐风彡 · 发表于 2023-7-18 09:28:56

Anihacyo 发表于 2023-7-18 08:06
另外想请教，裸die不封装有哪里可以做CDM测试呀？望推

裸die没法测ESD吧，机台不适配。

Anihacyo · 发表于 2023-7-18 09:44:36

沐风彡发表于 2023-7-18 09:28
裸die没法测ESD吧，机台不适配。

所以想问上面那位前辈说的“Die封装前后的CDM pass能力差异是怎么得出结论的”或许他有实测案例

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