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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Cadence IUS6.11 System Verilog Reference

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楼主: average

Cadence IUS6.11 System Verilog Reference

发表于 2010-6-14 19:09:54 | 显示全部楼层

谢谢了！！！

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发表于 2010-7-2 00:43:10 | 显示全部楼层

thanks

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发表于 2010-10-25 19:40:56 | 显示全部楼层

不错，顶一下
studying

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发表于 2010-11-17 19:30:19 | 显示全部楼层

謝謝了

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发表于 2010-12-30 09:23:23 | 显示全部楼层

谢谢楼主

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发表于 2010-12-30 09:24:53 | 显示全部楼层

支持楼主

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发表于 2011-1-27 14:35:25 | 显示全部楼层

thanks for sharing !!!!!!!!!!!!!!!

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发表于 2011-1-30 20:42:38 | 显示全部楼层

good material

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发表于 2011-5-25 17:12:49 | 显示全部楼层

Thank you

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发表于 2011-5-25 17:21:37 | 显示全部楼层

Thank you

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