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voiluce 发表于 2023-5-31 10:14 module test ( S1, S2, E1, E2) input S1[1:0];
allen_tang 发表于 2023-5-31 14:15 一般操作流程,RTL赋值1'b0,1'b1,综合的时候dont use PULL* cell,然后交给后端来就近插入PULL0/PULL1 cel ...
l4040 发表于 2023-5-31 14:30 使用innovus插tie cell后,导出来Verilog 看见test t_1 (.S1(SIN1), .S2( {1'b1, EN_1), .E1(。。。变成 ...
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