如何提高带板打ESD 可靠性？寻求大佬指导

huxiaotianxia

如何提高带板打ESD 可靠性？寻求大佬指导。不带电HBM模型可以达到8KV，带板打ESD 对IO，过不了2KV，请相关经验的大佬给与指导，有重酬谢！

fei_SH

带板打ESD通常是带电的，很多会归结到latchup失效。不要完全从ESD角度上去看，ESD很多时候只是起到触发。
当然首先还是要先去看看失效分析，看看失效模型，是ESD还是latchup。
如果是ESD，那没的说，只能板级的ESD器件要仔细选一下，还有芯片的ESD能力是否考虑要再增强，毕竟HBM8KV，对应到电子枪2KV也算不错了的能力了。如果是电子枪导致的latchup失效，那就比较难搞，如果外围保护搞不定，芯片基本要从头来了。如果失效在内部电路，就要去分析latchup路径，如果是ESD管失效，考虑是否Vh太低，可能要换结构。
对板级的ESD，浪涌等测试，ESD用弱snapback或者non-snapback型器件可能更好一些。

abract

失效位置在哪里

dwflove

我有相同的问题出现，请问你们后来解决了吗？

mars0904

fei_SH 发表于 2023-5-30 08:42
带板打ESD通常是带电的，很多会归结到latchup失效。不要完全从ESD角度上去看，ESD很多时候只是起到触发。
...

我想请教一下，要是为了板级ESD和浪涌这种保护，内部ESD采用了RC-trigger这种电路，是否无法进行保护了？
不采用有snapback这种结构是否就是单纯为了防止ESD器件引起的latch up？

fei_SH

mars0904 发表于 2023-8-17 16:25
我想请教一下，要是为了板级ESD和浪涌这种保护，内部ESD采用了RC-trigger这种电路，是否无法进行保护了？ ...

原则上板级的ESD要用板级的比如TVS来抗，设计的好是不会干扰到内部电路的。不过实际上可能没有那么完美的设计。所以需要测试较高的板级ESD的，芯片的ESD尽量采用弱snapback或者non snapback的方案更安全。RC tigger的常用的有两种，一种是纯粹降低Vt1的设计，有很强snapback的，Vh还较低的，这种方案最好不要用。另外一种是RC辅助 开启沟道泄流的，这种在很低电压就可以泄放很大的电流了，算是non-snapback，这种是可以用的。不大会出发板级ESD的latchup。

dwflove

fei_SH 发表于 2023-8-18 09:17
原则上板级的ESD要用板级的比如TVS来抗，设计的好是不会干扰到内部电路的。不过实际上可能没有那么完美的 ...

能详细说明一下哪种是RC辅助 开启沟道泄流吗？

mars0904

fei_SH 发表于 2023-8-18 09:17
原则上板级的ESD要用板级的比如TVS来抗，设计的好是不会干扰到内部电路的。不过实际上可能没有那么完美的 ...

明白了，感谢