设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 综合与时序分析的设计约束 Synopsys设计约束（SDC）实 ...
123456
返回列表 发新帖
楼主: tengjiexx

[资料] 综合与时序分析的设计约束 Synopsys设计约束（SDC）实用指南.pdf

[复制链接]
发表于 2025-1-14 17:43:00 | 显示全部楼层
学习一下
回复 支持 反对

使用道具 举报

发表于 2025-7-15 17:21:07 | 显示全部楼层
感谢
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

发表于 2025-7-15 19:15:54 | 显示全部楼层
感谢分享
回复 支持 反对

使用道具 举报

发表于 2025-7-15 19:23:54 | 显示全部楼层
感谢分享
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

发表于 2025-7-15 19:57:29 来自手机 | 显示全部楼层
这类型的书籍还是比较稀缺的。
EETOP创芯人才网简历投递入口
回复 支持 反对

使用道具 举报

发表于 6 天前 | 显示全部楼层
感谢大佬分享
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

123456
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-8-10 05:17 , Processed in 0.014123 second(s), 3 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表