6.4GHz PFD

ipmsn5 · 发表于 2023-4-15 07:12:57

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请教一下高速pfd电路，

目前 DDR系统中需要一个可以工作在6.4GHz的PFD电路，不知道大家有没有建议

现在，传统的PFD，以及TSPC的PFD都满足不了需求，12nmCMOS工艺。0.8V

或者有没有相关的文章推荐，谢谢。

LoktikVJ · 发表于 2023-4-15 19:09:40

XOR gate

kuxuanxinzai · 发表于 2023-4-16 08:25:48

楼主这是做DDR5?

standli · 发表于 2023-4-18 11:45:54

本帖最后由 standli 于 2023-4-18 12:31 编辑

传统的上升沿触发和下降沿触发的PFD结构可能不适合6GHz以上的高频应用。可以考虑使用其他电路拓扑，如锁存型PFD（Latch-based PFD）或延迟锁存型PFD（Delay-latch PFD）。这些结构可以提供更快的响应时间和更低的死区，从而实现高频操作。
有篇简要介绍在附件里。

CDR里面用吗？bang-bang？
如果是的话，除了TSPC和传统的DFF，还有一些特殊的设计方法。
欢迎私信交流。

ipmsn5 · 发表于 2023-4-25 06:57:32

谢谢大家，
是在DDR5， 9600Mbps/12800Mbps要用，
又不希望div 2，这样会降低PLL的噪声性能，所以希望可以找一个快一点的结构

请问一下，其中fast latch based,以及pass gate based的结构，哪个更加常用呢？

卢本伟牛逼 · 发表于 2023-4-25 16:30:13

ipmsn5 发表于 2023-4-25 06:57
谢谢大家，
是在DDR5， 9600Mbps/12800Mbps要用，
又不希望div 2，这样会降低PLL的噪声性能，所以希望可以 ...

又不希望div 2，这样会降低PLL的噪声性能”

这句话是什么意思呢？刚入手PLL，不懂得比较多，烦请指教，谢谢！

standli · 发表于 2023-4-26 16:16:00

ipmsn5 发表于 2023-4-25 06:57
谢谢大家，
是在DDR5， 9600Mbps/12800Mbps要用，
又不希望div 2，这样会降低PLL的噪声性能，所以希望可以 ...

有没有可能，这俩都不是最优？

你的PLL后面的VCO是LC还是ring?出来的CLK能有差分时钟信号吗？

www_analog · 发表于 2024-8-6 01:50:16

standli 发表于 2023-4-18 11:45
传统的上升沿触发和下降沿触发的PFD结构可能不适合6GHz以上的高频应用。可以考虑使用其他电路拓扑，如锁存 ...

这篇pdf内容太棒了可否请您分享这个系列其他的pdf

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