初级问题：寄存器的波形仿真

yn800323

entity register1 is
    Port (  CLK: in STD_LOGIC;        
    RESET: in STD_LOGIC;        
    LOAD: in STD_LOGIC;        
    DIN: in STD_LOGIC_VECTOR (7 downto 0);        
    DOUT: out STD_LOGIC_VECTOR (7 downto 0)
    );
end register1;
architecture Behavioral of register is
   SIGNAL N_STATE,P_STATE:STD_LOGIC_VECTOR(7 DOWNTO 0);
begin
   DOUT<=P_STATE;
   COMROCESS(P_STATE,LOAD,DIN)
   BEGIN
   N_STATE<=P_STATE;
   IF(LOAD='1')THEN
   N_STATE<=DIN;
   END IF;
   END PROCESS;
   STATEROCESS(CLK,RESET)
   BEGIN
   IF(RESET='0')THEN
   P_STATE<='11111111';
   ELSIF(CLK'EVENT AND CLK='1')THEN
   P_STATE<=N_STATE;
   END IF;
   END PROCESS;
end Behavioral;
能帮我看一下，为什么不能仿真或仿真错误？？出不来最后的波形

bravelu

这段程序真的相当经典啊，我喜欢！深得我心，用two process状态机描绘同步置位触发器。
不过有两个小错误：
architecture Behavioral of register is
里面register改为registerl。
P_STATE<='11111111';
改为双引号。

yn800323

嘿嘿，我也发现了，真是不好意思

weiwu

我怎么感觉到N_STATE有多源呢？？

bravelu

这里也是这段程序的妙处之一啊。VHDL在process里面是顺序执行的，所以后面的值会代替前面的，结果就是相当于加了一个else。