忆阻器verilog代码仿真，仿不出电流?

WL8906

调皮捣蛋 发表于 2023-3-14 13:33
行吧，这个real型I只能是中间变量，最终有没有电流输出跟中间变量怎么算没有关系，在于你有没有给输出节 ...

怎么给输出节点赋值，比如忆阻器的p，n端都是input，没有output哎

                               
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WL8906

调皮捣蛋 发表于 2023-3-14 13:35
请提供你的关于忆阻器的完整veriloga代码

你也做忆阻器吗？

Twonej

你这个verilog-A的I不是给到端口的啊，你要改成
I(p,n) <+ G*V(p,n);
有可能就对了

WL8906

Twonej 发表于 2023-3-14 15:51
你这个verilog-A的I不是给到端口的啊，你要改成
I(p,n)

本来是应该这样的，生成不了symbol。所以改成等号了才生成symbol

WL8906

Twonej 发表于 2023-3-14 15:51
你这个verilog-A的I不是给到端口的啊，你要改成
I(p,n)

另外问下您，

                               
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为什么上面这个sign检测出错误，下面这个sign没错呢？

Twonej

WL8906 发表于 2023-3-14 16:30
本来是应该这样的，生成不了symbol。所以改成等号了才生成symbol

是I(p,n)不是I，I(p,n)是p到n端口的电流，是模拟量，可以用<+赋值，I应该是你自己定义的一个变量，那就只能等号了

WL8906

Twonej 发表于 2023-3-14 16:37
是I(p,n)不是I，I(p,n)是p到n端口的电流，是模拟量，可以用

                               
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九敏...

Twonej

WL8906 发表于 2023-3-14 16:44
九敏...

可能是不能和变量名冲突，你把I这个变量改一下名，比如改成I_mem什么的试一下。变量名应该避免和常量重合才对啊，要是给一变量命名inf感觉编译器要疯

Twonej

WL8906 发表于 2023-3-14 16:44
九敏...

而且楼上说要放出来全部代码真不是闲的，哪怕是人肉编译器也不能不看上下文就知道是什么错误啊，何况人也不是编译器，很多错误还是要给机器跑一下才能看出来的

WL8906

Twonej 发表于 2023-3-14 17:13
可能是不能和变量名冲突，你把I这个变量改一下名，比如改成I_mem什么的试一下。变量名应该避免和常量重合 ...

哈哈 好