DC后一个单元的延时特别大 set_max_fanout 也没有用

ZBO

麻烦各位看一下怎么回事

jake

问题出在AND2。看一下fanout，是不是很多寄存器的CK pin

ZBO

jake 发表于 2023-3-2 08:15
问题出在AND2。看一下fanout，是不是很多寄存器的CK pin

对  我看了一下是连接了许多ck  pin  

请问一下该怎么解决嫩呢

jake

ZBO 发表于 2023-3-1 19:47
对  我看了一下是连接了许多ck  pin  

请问一下该怎么解决嫩呢

在RTL里插一个buffer，减少AND2的fanout
画了张图，不知道你能不能看见

                               
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jake

ZBO 发表于 2023-3-1 19:47
对  我看了一下是连接了许多ck  pin  

请问一下该怎么解决嫩呢

在RTL里AND2后面插一个buffer，buffer后驱动寄存器CK pin

AND2不经过buffer的一路到输出
画了一张图，网站要审核，不知道什么时候通过

echo_lql

ZBO 发表于 2023-3-2 09:47
对  我看了一下是连接了许多ck  pin  

请问一下该怎么解决嫩呢

这个地方的rtl要研究一下，看上去需要定义一个时钟

ZBO

jake 发表于 2023-3-2 10:41
在RTL里AND2后面插一个buffer，buffer后驱动寄存器CK pin

AND2不经过buffer的一路到输出

看到图了   多谢多谢

ZBO

jake 发表于 2023-3-2 10:37
在RTL里插一个buffer，减少AND2的fanout
画了张图，不知道你能不能看见

必须得修改rtl吗，不能通过工具插入buffer吗

ZBO

echo_lql 发表于 2023-3-2 13:43
这个地方的rtl要研究一下，看上去需要定义一个时钟

请问
这个违例能不能交给icc解决啊

echo_lql

ZBO 发表于 2023-3-2 14:28
请问
这个违例能不能交给icc解决啊

如果AND gate后面带了很多reg，那这是个时钟源，这个地方定义了时钟之后，在synthesis中clock network是ideal network

你在synthesis的时候不定义时钟，ICC怎么知道这是个时钟？


另外用AND gate直接产生时钟，不做任何处理，容易出现毛刺


这只是看了你的timing report之后猜测的，具体情况还要看rtl是怎么写的。