尝试做了个上升沿触发的DFF，但是下降沿也会触发

major948 · 发表于 2023-1-28 00:41:42

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上图是我使用的结构，常见的歹有reset和clr信号的DFF，上升沿触发，但是在仿真的时候发现时钟下降沿来的时候，第二个锁存器的输入也会跟着前面的输出一起下降，一开始怀疑是中间的传输门没有关断导致的，就把最前面输入D接的传输门的控制时钟做了延迟，但是还是会发生一样的情况，想请问大家这种应该怎么解决呢？

robberxiong · 发表于 2023-1-28 09:45:26

最简单的办法，去查看一下foundry厂给的datasheet，查看一下别人的DFF电路结构，对照着检查一下自己哪里做错了？

wxqy_anita · 发表于 2023-1-28 09:58:12

foudary给的datasheet里面有各种dff的电路图。

ayamitek · 发表于 2023-1-28 22:05:35

thanks

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