pr后的网表中仍有1’b0，1’b1的问题

airfan · 发表于 2022-12-15 19:57:57

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大佬们晚上好，我做的项目在流片前被老师要求写checklist，其中有一项是要求布局布线后的网表内无1'b0,1'b1的表达，但是我看了一下网表中仍有1'b0，1’b1，tiecell也是正常加上了的。在论坛中搜索了一下，下面这个帖子和我的疑问是相似的
PR网表文件为何还有1'b1,1'b0这样的描述 - 后端讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -
该贴中的大佬提到，

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在尝试导出网表时使用-includePowerGround选项后，网表中的很多东西都改变了，但是1'b0,1'b1仍然没有消除。我基本可以认定这些1’b0，1'b1的表达为hierarchical pin的tieoff。

那么现在我有两个问题：
1.这些1'b0，1'b1的表达需不需要在流片之前修正，会不会对最后的芯片有负面影响？
2.保存网表时，-includePowerGround加与不加会影响什么东西呢？
请各位大佬不吝赐教，本人万分感激！

king-wa · 发表于 2022-12-16 11:14:06

你用的什么工具啊，怎么会加完tie_cell后还有1‘b0和1‘b1 net

zero_0 · 发表于 2022-12-16 17:11:04

1. 如果你确定这些１'b0, 1'b1 是floating的，那可以忽略
2. 不熟悉option,看上去像是控制写不写device的pg出来而已，例如buffer,看一下是不是不加就只有两个pin,加了就多了pg pin

王晦气 · 发表于 2022-12-30 14:46:36

如果有问题，lvs erc会报出来吧

lizy369 · 发表于 2022-12-30 15:26:27

有些hierarchy pin上的1‘b0和1‘b1，是floating的，是不会有影响的，如果是在leaf pin上，必须加tie cell

zhuhonghaolei · 发表于 2023-1-5 14:49:50

1. 最好请前端同事去掉这种表达，事实上也是没有逻辑功能的
2.加了这个选项输出的网表会带上pg pin

airfan · 发表于 2023-1-7 12:18:48

朋友们，我找到原因了，这些1'b0,1'b1是hierarchical pins，解决办法，encounter导出网表时saveNetlist加上 -flat这个选项，解决

，谢谢大家的帮助

热爱IC的小白 · 发表于 2023-10-25 10:52:41

帖子不错

cxksyue · 发表于 2023-10-27 14:19:56

hierarchical pin没关系，要确认一下不能有float的leaf pin

[求助] pr后的网表中仍有1’b0，1’b1的问题

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