关于verilog和va的联仿问题

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最近要做adc的数字校准，手上也没有实际的adc，看论文的时候看到有人用va写了模拟电路模块来验证数字校准的效果的，我想请教一下如何给模拟电路模块添加误差，或者能让模拟行为级能实际一点，不然在我的理解下用va写的adc的模拟部分是不是太过理想，验证不了数字校准后效果。