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各位大侠，请问下面这种情况该如何约束？
#源时钟定义 create_clock –name clk1 –period <> [get_portsclk1] create_clock –name clk2 –period <> [get_portsclk2] create_clock –name clk3 –period <> [get_portsclk3] set_clock_groups –logically_exclusive –group{ clk_mux1_1} –group { clk_mux1_2} –group { clk_mux1_3} #FFdiv1生成时钟定义 create_generate_clock –name clk_div_1 –divide_by2 –source [get_pins FFDdiv1_ck] –master_clock [get_clocks clk1] [get_pins FFDdiv1_q] create_generate_clock –name clk_div_2 –divide_by2 –source [get_pins FFDdiv1_ck] –master_clock [get_clocks clk2] [get_pins FFDdiv1_q]–add create_generate_clock –name clk_div_3 –divide_by2 –source [get_pins FFDdiv1_ck] –master_clock [get_clocks clk3] [get_pins FFDdiv1_q]–add set_clock_groups –physically_exclusive –group{ clk_div_1} –group { clk_div_2} –group { clk_div_3}
#FFdiv2 FFdiv3生成时钟如何定义，特别是master_clock怎么设置？
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发表于 2022-11-15 17:10:45
