仿真有11bit，测试只有9.xbit，仿真为什么仿不准？

istart_2002

偏置模块+振荡器+ADC带上tran noise仿真有11bit，测试只有9.xbit，为什么仿的不准？除了电源、地不理想，还有什么其他原因么？

sea11038

   

istart_2002 发表于 2022-10-27 11:33
其实说的影响因素很多了，
时钟抖动：这个仿真中带着振荡器一起仿的，不能体现出时钟抖动的影响么？
器件 ...

时钟抖动：这个仿真中带着振荡器一起仿的，不能体现出时钟抖动的影响么？ANS：确定性抖动仿真能体现出来，随机抖动体现不出来。采用高过采样率的输入信号仿真或测试可以合理减弱抖动造成的影响。
器件失配：这个仿真也不能体现出来么？
ANS：MC仿真做mismatch仿真可以体现出来，但瞬态性能仿真可能要仿真很多次才行，不现实，或者采取高良率评估之类的仿真。
电源：电源、地不理想，电源有30多mv的波动，地有40多mv的波动；
ANS：需要看ADC架构，如果主要通路上各模块的电源抑制性能好影响不大的话还好，不过电源、地的波动略有点大，特别是地。是波动的变化还是只是受数字影响的瞬态的毛刺？还有芯片模拟和数字的电源、地如何走线有否隔离，以及PCB上给数字和模拟怎样供电的？
基准源性能：基准源都是外部电源直接输入的；
ANS：外部基准源也要测试看一下性能。
测试设备性能：信号发生器16bit的，远高于ADC；
ANS：正常应该没啥问题，可关注信号源驱动能力、滤波器配置及屏蔽线性能。
PCB布线：同样一套PCB，测过其他的12bitADC，可以测到11.4；

ANS：芯片架构、设计参数指标、测试条件是否相近？如果一切都相近的话就只能是自己芯片的问题了。。。以上都是些发散的思路吧，仅作参考。

amodaman

不奇怪吧，现实中太多的因素让它丢掉半个bit或者一个多bit. 首先看仿真数据是不是站得住脚吧？然后再看测试板上输入信号功率，燥底，FFT采样的设置，...还有就是跟ADC本身的架构和实施有关的了，信息太少就猜不出了...

novaming

transient noise这个东西加的带宽未必加的对吧
如果是高速ADC，那和测试环境也有关系了，比如输入、中间转换之类

sea11038

需要补充说一下采用的ADC具体架构、时钟频率及采样率、输入信号频率等，只给个结论不便于分析。时钟抖动、器件失配、电源、基准源性能、测试设备性能、PCB布线等等都是可以考虑的因素。

istart_2002

   

novaming 发表于 2022-10-27 01:34
transient noise这个东西加的带宽未必加的对吧
如果是高速ADC，那和测试环境也有关系了，比如输入、中 ...

transient noise的带宽应该怎么加呢？

istart_2002

   

sea11038 发表于 2022-10-27 09:20
需要补充说一下采用的ADC具体架构、时钟频率及采样率、输入信号频率等，只给个结论不便于分析。时钟抖动、 ...

其实说的影响因素很多了，
时钟抖动：这个仿真中带着振荡器一起仿的，不能体现出时钟抖动的影响么？
器件失配：这个仿真也不能体现出来么？
电源：电源、地不理想，电源有30多mv的波动，地有40多mv的波动；
基准源性能：基准源都是外部电源直接输入的；
测试设备性能：信号发生器16bit的，远高于ADC；
PCB布线：同样一套PCB，测过其他的12bitADC，可以测到11.4；

上官轩晖

ENOB受SFDR限制了还是噪底限制了？对于噪底，先通过振荡器振荡频率确定一下工艺corner角，比如ff corner SNR肯定差一些。如果是SFDR受限，看看外加激励的质量，比如输入信号是不是加了滤波器，参考时钟的相噪声。然后就是楼上说的电源噪声，数模隔离做的不好等等。