[版图设计]如何在layout时，选择性的调用器件中的个别层次

koukouni · 发表于 2022-9-19 16:31:50

软件：virtuoso。因为使用的工艺带环，layout中设置mos管属性，去环去不干净，会有个别层次的残留，想要在layout xl的时候就不调用那些不需要的层次，布局布好之后再用大的环把p、nmos包起来，求教各位有没有好的办法？如果是软件自带这样的选项当然最好了，可惜我没找到。最好在调用基本库的前提下实现，避免调用自己画的cell、避免大量的flatten和make cell（我想出来的笨蛋办法）谢谢各位，感恩！

tomdayqq · 发表于 2022-9-19 18:17:46

自己做个pcell

koukouni · 发表于 2022-9-20 09:27:34

tomdayqq 发表于 2022-9-19 18:17
自己做个pcell

感谢兄台的建议，如果不自己做pcell的话，还有其他办法吗

level90 · 发表于 2022-9-20 10:53:33

koukouni 发表于 2022-9-20 09:27
感谢兄台的建议，如果不自己做pcell的话，还有其他办法吗

无解，本来就是fab提供的pcell没做好导致的问题。

ClarenceCN · 发表于 2022-9-20 10:54:30

跟design商量下，在做电路的时候，把mos的那些属性关掉，xl的时候就不会带环了。

level90 · 发表于 2022-9-20 10:58:29

ClarenceCN 发表于 2022-9-20 10:54
跟design商量下，在做电路的时候，把mos的那些属性关掉，xl的时候就不会带环了。 ...

“去环去不干净，会有个别层次的残留”
这个RD把mos属性关掉也会存在，因为是pcell本身的问题
碰到过，国内某家工艺。pcell一堆问题。

koukouni · 发表于 2022-9-20 11:40:37

level90 发表于 2022-9-20 10:58
“去环去不干净，会有个别层次的残留”
这个RD把mos属性关掉也会存在，因为是pcell本身的问题
碰到过，国 ...

是的TUT感谢指点，打算学习画pcell了

koukouni · 发表于 2022-9-20 11:44:13

ClarenceCN 发表于 2022-9-20 10:54
跟design商量下，在做电路的时候，把mos的那些属性关掉，xl的时候就不会带环了。 ...

感谢兄台建议，一般也就可以了，我这个工艺parameter设置去环之后会有残留，还是得想想其他办法。。再次感谢

note30933 · 发表于 2022-9-20 11:53:18

顶一下

koukouni · 发表于 2022-9-20 12:01:33

note30933 发表于 2022-9-20 11:53
顶一下

谢谢兄弟

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