INNOVUS中M3 power下很多cell 出pin时候有short

aoooo

求助！哪位大佬能帮小弟看看是问题出在哪里了。 有很多压在m3 power 下面的cell出pin时候出现m2  m3 的short 问题。我看了一下，感觉这些cell 只要挪动一下就会避免这些问题 。但是工具却没这么做。想问下问题出在哪了？

aoooo

route的Log看到优化完后大部分short 都是在M2  M3上出现

hunanxiongok

由于M3 放在了Power 下面 ，导致出pin没有跳层资源。如果density不高，那就在M3下面加placement blockage，应该就可以解了，或者修改电源方案，M3不要加这么密

aoooo

hunanxiongok 发表于 2022-8-29 18:15
由于M3 放在了Power 下面 ，导致出pin没有跳层资源。如果density不高，那就在M3下面加placement blockage， ...

感谢 density 60%左右 ，如果在m3 下面加blockage 那是不是所有m3 power下面都不会放cell 了是吧 那样感觉面积就不够用了  

hunanxiongok

调整下power 方案 你是哪个工艺？我理解两条M3 VDD和VSS交错打就可以了

ime

看M3有color，猜测是先进FinFET工艺。
按照foundary ref guide，M2/3/4 pg strap不要贯通打(分段打)，不然下面cell pin access很困难。
innovus对应命令：add_strap -stapling (自行man一下html文档说明）

截张图参考一下效果，各家打法稍有差异。

aoooo

hunanxiongok 发表于 2022-8-29 19:10
调整下power 方案 你是哪个工艺？我理解两条M3 VDD和VSS交错打就可以了

smic 12nm工艺  m3打的这么密是为了ir ，ir要求很高

aoooo

ime 发表于 2022-8-29 23:00
看M3有color，猜测是先进FinFET工艺。
按照foundary ref guide，M2/3/4 pg strap不要贯通打(分段打)，不然 ...

十分感谢 我试一下

ime

aoooo 发表于 2022-8-30 09:27
smic 12nm工艺  m3打的这么密是为了ir ，ir要求很高

我给你的是T N7的PG图，SMIC12没做过，猜测12nm也可以借鉴这种不惯通的打法吧。另外，重要的是尝试找foundary要ref flow，里面有工具的setting，pg结构推荐等资料。（T的就很完善）

lzqxiang

你在M1的电源raw上，铺一层重叠的M2电源，M3接在M2上，VIA1最后再放置