全数字锁相环研究

果粒城君

谢谢楼主分享，学习学习

yanshudianzi

谢谢分享！

Yishuixin

感谢

清水河畔拧螺丝

   

Sweetlov3 发表于 2024-10-28 14:28
您好，我也想知道做这个全数字锁相环方向该怎么搭建模型比较好出成果，是matlab，Verilog还是virtuoso上面 ...

请问你解决了吗

TonyBuster

   

苏世民 发表于 2023-11-10 21:33
据我了解的基于计数器型的ADPLL，其TDC和DCO还是需要用模拟电路来搭建，这部分是需要cadence仿真的，数字 ...

请问基于计数器结构的ADPLL，TDC模块和滤波器模块不能够用verilog来实现吗，一定需要模拟cadence来搭建电路吗？

Ralphjh

谢谢分享

jw216

谢谢分享

chenkuo11042204

最近刚接触counter-base的ADPLL，感觉这个架构很鸡肋，尤其是高速应用，输出16GHz，为了规避MMDIV要经过非常复杂的计算才能得到error-phase ，为了实现小数，需要收敛算法收敛DTC的gain-error ，反馈计数器的输入频率是dco的输出频率，要保证采样时钟可以正确的踩到计数器的值。

chenkuo11042204

请教关于R. B. Staszewski 提出的基于counter的相位预测PLL结构与传统基于MMDIV的Frac-N-PLL相比有什么优势？尤其在高速应用领域，比如56G-112G serdes中需要低噪声的16G高速时钟，这时counter的设计就会一个很大的瓶颈。DTC的gain-error算法还跟分频比相关，TDC处理采样以后的时间还有offset。

mryu

谢谢楼主