全数字锁相环研究

李榜添 · 发表于 2022-8-17 16:48:39

好东西

fhy420462303 · 发表于 2022-9-27 13:42:41

谢谢楼主分享，学习学习

liuzhuozhuo · 发表于 2023-11-10 21:21:11

请问博主大佬，那么如果是16GHz的全数字锁相环用ASIC方式是不是需要用candence呢？这个在网上没有找到什么模型，出血还不太会，谢谢您

苏世民 · 发表于 2023-11-10 21:33:21

liuzhuozhuo 发表于 2023-11-10 21:21
请问博主大佬，那么如果是16GHz的全数字锁相环用ASIC方式是不是需要用candence呢？这个在网上没有找到什么 ...

据我了解的基于计数器型的ADPLL，其TDC和DCO还是需要用模拟电路来搭建，这部分是需要cadence仿真的，数字部分设计好后，和TDC、DCO联合仿真需要用cadence跑AMS仿真来验证。

liuzhuozhuo · 发表于 2023-11-12 14:24:48

苏世民发表于 2023-11-10 21:33
据我了解的基于计数器型的ADPLL，其TDC和DCO还是需要用模拟电路来搭建，这部分是需要cadence仿真的，数字 ...

那请问您，滤波器和基于mash111的分小数频器是需要用Verilog设计吗，因为我现在有写这些的v代码，只是设计1.6GHZ的话在赛灵思板子上好像不太好实现（不好意思之前说错频率了），看一些论文是用的candence的Virtuoso设计，还不太明白怎么结合，谢谢您啦

liuzhuozhuo · 发表于 2023-11-12 15:26:40

请问博主大佬，那么如果是1.6GHz的全数字锁相环用ASIC方式是不是需要用candence呢？这个在网上没有找到什么模型，初学还不太会，谢谢您

gubels · 发表于 2023-11-12 15:42:26

Bro please share similar matlab

liuzhuozhuo · 发表于 2023-11-14 10:41:22

苏世民发表于 2023-11-10 21:33
据我了解的基于计数器型的ADPLL，其TDC和DCO还是需要用模拟电路来搭建，这部分是需要cadence仿真的，数字 ...

好的，明白了，非常感谢您

RUNNER819 · 发表于 2023-11-21 14:38:23

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RUNNER819 · 发表于 2023-11-21 14:39:14

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