lvs问题

郑伟

Rucas 发表于 2022-7-14 13:19
没有用过MIXED format，你可以试试把PR生成的verilog转成spice format

大神，之前那个说没有找到jst_final 我就改成jst这样了，就报这个没有定义，但我已经include了subckt.sp了。我include的是模拟电路pdk里面的subckt，是不是数字电路里也有一个这种文件，这个subckt文件里确实没有这些，只有mos管那些，这些数字电路的std cell的定义是哪个文件呀

Rucas

STDCELL.cdl没有include?

郑伟

Rucas 发表于 2022-7-21 17:36
STDCELL.cdl没有include?

cdl怎么include进去呀，calibre不是要读的是sp文件吗

郑伟

Rucas 发表于 2022-7-21 17:36
STDCELL.cdl没有include?

我直接把cdl include进了sp文件里面

它报了这么多，而且还没有说错了哪几个，怎么定位到那块，我不理解为啥会有lvs错误，gds和v文件都是icc自己生成和提取的，按道理是一致的啊，不像模拟电路自己手画，有可能没画对

lijiasen.xy

郑伟 发表于 2022-7-25 09:04
cdl怎么include进去呀，calibre不是要读的是sp文件吗

你看看v2lvs命令啊，有-l的选项，把标准单元的网表include进去，或者生成的spi文件在文件开头手写include进去，
还要保证电源完整，标准单元的电源全部保存在网表内了，layout版图电源定义完整，如果没有在virtuoso中pgpin就要自己定义一个。

郑伟

lijiasen.xy 发表于 2022-7-25 11:15
你看看v2lvs命令啊，有-l的选项，把标准单元的网表include进去，或者生成的spi文件在文件开头手写include ...

生成的sp文件里，直接include cdl文件就行吗？sp文件里面不应该include的也是sp文件吗？可以include cdl？

lijiasen.xy

郑伟 发表于 2022-7-25 12:12
生成的sp文件里，直接include cdl文件就行吗？sp文件里面不应该include的也是sp文件吗？可以include cdl ...

当然可以

郑伟

lijiasen.xy 发表于 2022-7-25 15:08
当然可以

大神，您能帮我看一下这个吗
https://bbs.eetop.cn/thread-932295-1-1.html
我一头雾水