数字电路lvs出错

郑伟

大神们，小弟今天一步一坎，
先是这俩问题
第一个问题write_verilog -pg  -unconnected_ports -wire_declaration -keep_backslash_before_hiersep -no_physical_only_cells -force_output_references {FDCAP4_9TV50 FDCAP8_9TV50 FDCAP12_9TV50} $export_path/$design_name\_lvs.v
大神们，我通过这个命令生成了一个做lvs的v网表，可以通过v2lvs -v verilog_design_file -o output_spice_file
[-l verilog_lib_file] [-lsp spice_library_file]
[-lsr spice_library_file] [-s spice_library_file]
[-s0 groundnet] [-s1 powernet] [-sk]这个命令转化为sp文件，但数字库里提供的subckt文件是cdl格式的，这个该怎么include进去呢。
第二个问题是，我想把数字电路和模拟电路进行连接，数字电路的原理图怎么导入virtuoso和模拟电路进行连接，是直接读入上面include了cdl的那个文件，还是其他的。
write_verilog -pg $export_path/$design_name\_all.v
write_verilog -pg  -unconnected_ports -wire_declaration -keep_backslash_before_hiersep -no_physical_only_cells -force_output_references {FDCAP4_9TV50 FDCAP8_9TV50 FDCAP12_9TV50} $export_path/$design_name\_lvs.v
是读这个all文件还是读这个_lvs文件呢？第一个问题我直接v2lvs -v XXX.v -o XXX.sp -s SUBCKT.cdl -s0 VSS -s1 VDD 生成了sp直接进行lvs。但有很多错误。
这个警告就是一些lab没打对地方，我点进去以后，是库里的cell，我不知道该怎么改。
就是那一堆绿色的小字不对，我也不知道这些往哪放，我该怎么改。
这些错误，我更不太理解。gds和v网表都是软件自己生成和提取的，为啥会不对应呢，这种情况是改原理图呢还是改版图呢？
第二个问题我不知道怎么解决，我virtuoso建立的库只有layout没有schematic

我该如何把原理图导入进去，该导入哪个文件，这些我都不知道

大神们，我有点晕了，完全不知道该干啥了。模拟电路的lvs我可以按照原理图去修改，这个数字电路的，我都不知道是gds出问题了还是写出来的v网表出问题了，完全不知道该拿什么改。然后读入原理图，我也不会读入。

DemoYe

第一次做数模混合LVS有点复杂，特别是完全没做过的，很想直接帮你做了。。。。

DemoYe

不知道你从哪一步就开始出错了，感觉从stream in stdcell就开始有问题。

lijiasen.xy

DemoYe 发表于 2022-7-25 15:39
第一次做数模混合LVS有点复杂，特别是完全没做过的，很想直接帮你做了。。。。 ...

来，加个好友线上指导他

DemoYe

lijiasen.xy 发表于 2022-7-25 17:11
来，加个好友线上指导他

昨天加上了

lijiasen.xy

DemoYe 发表于 2022-7-26 09:45
昨天加上了

把我也加上把

DemoYe

lijiasen.xy 发表于 2022-7-26 09:47
把我也加上把

发来

Rucas

看起来你用的是SMIC PDK 。
正常来说，工具生成的gds和网表都是一致的，问题可能出在stdcell和工艺中的subckt文件上，你把网表转换为spice后，在Run lvs的时候，在input Netlist中把生成的spice网表，stdcell网表，还有subckt都add进去，这是单独Run 数字的LVS。
如果是数模混合的话，你可能会遇到电源定义的问题，这就比较麻烦。