为什么目前芯片制程不断降低，但是供电电压却不随着继续降低了呢？

望天的攻城狮 · 发表于 2022-6-15 14:37:15

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在0.5、0.33、0.18的工艺下，芯片的供电电压依次为5V、3.3V、1.8V。为什么现在制程到了几十纳米时，芯片的电源电压降低的越来越慢甚至不再降低了呢？希望有大神可以解答一下！

望天的攻城狮 · 发表于 2022-6-15 14:48:52

因为从功耗降低的角度来说，低电压更有利于低功耗吧

lota.cn · 发表于 2022-6-15 14:55:47

望天的攻城狮发表于 2022-6-15 14:48
因为从功耗降低的角度来说，低电压更有利于低功耗吧

答非所问

望天的攻城狮 · 发表于 2022-6-15 15:07:38

lota.cn 发表于 2022-6-15 14:55
答非所问

这个不是回答，是我对我自己问题的补充

hafisher · 发表于 2022-6-15 16:34:36

电源电压的降低是得需要MOS阈值也得随着降低的，否则速度损失太多；28nm下core电压标准为0.9V，再往下基本就在0.7~0.8V了，大概是阈值电压也不允许在继续降低了，个人理解。

大话天神 · 发表于 2022-6-15 16:51:20

楼上说的有道理，阈值问题不能克服。压缩电源电压，设计会非常困难，性能也会降低。

望天的攻城狮 · 发表于 2022-6-15 21:06:37

hafisher 发表于 2022-6-15 16:34
电源电压的降低是得需要MOS阈值也得随着降低的，否则速度损失太多；28nm下core电压标准为0.9V，再往下基本 ...

那也就是说如果找到进一步降低阈值电压的方法，那供电电压就可以进一步下降，是吗？

hafisher · 发表于 2022-6-16 09:08:01

对数字电路应该没啥问题，但是阈值太低，leakage占比会提升的很快，就要考虑是否值得了

物竞天择 · 发表于 2022-7-10 13:46:21

望天的攻城狮发表于 2022-6-15 21:06
那也就是说如果找到进一步降低阈值电压的方法，那供电电压就可以进一步下降，是吗？
...

阈值电压下降太多，漏电效应也会更明显

wtj651533375 · 发表于 2022-7-14 09:20:25

硅Si的价带顶能量Ev为1.1-1.3V。
价带顶与导带底之间的能量差，就是所谓半导体的禁带宽度。这就是产生本征激发所需要的最小平均能量。这是半导体最重要的一个特征参量。

补充下，Ge的带隙宽度为0.67V

[求助] 为什么目前芯片制程不断降低，但是供电电压却不随着继续降低了呢？