Veriloga8位十进制转换二进制

penghe666

求助各位大神，最近在仿真adc和dac，需要用到D2B，但是这个激励源不会编写，本人学的模拟的，未接触过verilog，麻烦能不能指点一下，8bit十进制转换二进制，谢谢啦

ashish

1.       function [7:0] dec2bin;
   
2.          input [7:0] dec;
   
3.          begin
   
4.             dec2bin = 8'h0a*dec[7:4]+dec[3:0];
   
5.          end
   
6.       endfunction // dec2bin
   
7. 
   

复制代码

penghe666

ashish 发表于 2022-6-3 17:19

谢谢大佬，我描述错了，是VerilogA代码，function是Verilog代码，module和endmodule开头结尾的

penghe666

ashish 发表于 2022-6-3 17:19

你好，请问哪里错了，百思不得其解

kid1412

penghe666 发表于 2022-8-31 14:44
你好，请问哪里错了，百思不得其解

问题有解决吗

andy2000a

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Verilog A: analogevent needed to create a decimal to binary block

// VerilogA for simple transient compatible eightbit_ad,
// sml 8/10/2020

`include "constants.vams"
`include "disciplines.vams"
module eightbit_ad(VOUT, VDD, VIN, VSS);
output [7:0] VOUT;
electrical [7:0] VOUT;
input VDD;
electrical VDD;
input VIN;
electrical VIN;
input VSS;
electrical VSS;
integer vin_integer;
parameter real rise_fall_time = 50e-12;
integer vout[7:0];
analog begin

vin_integer = V(VIN,VSS);
if (vin_integer%256<128) V(VOUT[7],VSS)<+V(VSS);
else V(VOUT[7],VSS)<+V(VDD,VSS);
V(VOUT[7],VSS)<+transition(V(VDD)*vout[7],rise_fall_time,rise_fall_time);
if (vin_integer%128<64) V(VOUT[6],VSS)<+V(VSS);
else V(VOUT[6],VSS)<+V(VDD,VSS);
V(VOUT[6],VSS)<+transition(V(VDD)*vout[6],rise_fall_time,rise_fall_time);
if (vin_integer%64<32) V(VOUT[5],VSS)<+V(VSS);
else V(VOUT[5],VSS)<+V(VDD,VSS);
V(VOUT[5],VSS)<+transition(V(VDD)*vout[5],rise_fall_time,rise_fall_time);
if (vin_integer%32<16) V(VOUT[4],VSS)<+V(VSS);
else V(VOUT[4],VSS)<+V(VDD,VSS);
V(VOUT[4],VSS)<+ transition(V(VDD)*vout[4],rise_fall_time,rise_fall_time);

if (vin_integer%16<8) V(VOUT[3],VSS)<+V(VSS);
else V(VOUT[3],VSS)<+V(VDD,VSS);
V(VOUT[3],VSS)<+ transition(V(VDD)*vout[3],rise_fall_time,rise_fall_time);
if (vin_integer%8<4) V(VOUT[2],VSS)<+V(VSS);
else V(VOUT[2],VSS)<+V(VDD,VSS);
V(VOUT[2],VSS)<+transition(V(VDD)*vout[2],rise_fall_time,rise_fall_time);
if (vin_integer%4<2) vout[1]=0;
else vout[1]=1;
V(VOUT[1],VSS)<+transition(V(VDD)*vout[1],rise_fall_time,rise_fall_time);
if (vin_integer%2<1) vout[0]=0;
else vout[0]=1;
V(VOUT[0],VSS)<+transition(V(VDD)*vout[0],rise_fall_time,rise_fall_time);

end

endmodule

penghe666

andy2000a 发表于 2022-12-12 16:18
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Verilog A: analogevent needed to create a decimal to binary block // Ver ...

谢谢！好人一生平安。